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    PROCEDE DE GESTION DU FONCTIONNEMENT D'UN CIRCUIT DE BASCULE SYNCHRONE DE RETENTION A ULTRA FAIBLE COURANT DE FUITE, ET CIRCUIT CORRESPONDANT
    2.
    发明专利
    PROCEDE DE GESTION DU FONCTIONNEMENT D'UN CIRCUIT DE BASCULE SYNCHRONE DE RETENTION A ULTRA FAIBLE COURANT DE FUITE, ET CIRCUIT CORRESPONDANT 未知

    公开(公告)号：FR3056364A1

    公开(公告)日：2018-03-23

    申请号：FR1658753

    申请日：2016-09-19

    Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS INT NV

    Inventor： URARD PASCAL ,  TRIPATHI ALOK KUMAR

    IPC: H03K3/356

    Abstract: Le circuit de bascule synchrone de rétention (CBSR) comprend un premier module (M1) adapté à être alimenté par une source d'alimentation interruptible (SAI) et un deuxième module (M2) adapté à être alimenté par une source d'alimentation permanente (SAP). Le premier module (M1) comporte un premier étage de verrou (EV1) et un deuxième étage de verrou (EV2) configurés pour stocker au moins une donnée (D) en présence de ladite source d'alimentation interruptible (SAI), des moyens de transmission (MT) adapté à être commandés par un deuxième signal de commande (SC2) et configurés pour délivrer ladite au moins une donnée (D) au deuxième module (M2) avant une coupure de ladite source d'alimentation interruptible (SAI), le deuxième module (M2) étant configuré pour conserver ladite au moins une donnée (D) pendant ladite coupure, et des moyens de restitution (MR) adaptés à être commandés par un premier signal de commande (SC1) et configurés pour restituer ladite au moins une donnée (D) à l'issue de ladite coupure. Seul le deuxième signal de commande (SC2) reste actif pendant la coupure de la source d'alimentation interruptible (SAI).

    PROCEDE DE GESTION DU FONCTIONNEMENT D'UN CIRCUIT DE BASCULE SYNCHRONE DE RETENTION DE FAIBLE COMPLEXITE, ET CIRCUIT CORRESPONDANT
    5.
    发明专利
    PROCEDE DE GESTION DU FONCTIONNEMENT D'UN CIRCUIT DE BASCULE SYNCHRONE DE RETENTION DE FAIBLE COMPLEXITE, ET CIRCUIT CORRESPONDANT 未知

    公开(公告)号：FR3056365A1

    公开(公告)日：2018-03-23

    申请号：FR1658755

    申请日：2016-09-19

    Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS INT NV

    Inventor： TRIPATHI ALOK KUMAR ,  VERMA AMIT ,  URARD PASCAL

    IPC: H03K3/356

    Abstract: Le circuit de bascule synchrone de rétention (CBSR) comprend un premier module (M1) adapté à être alimenté par une source d'alimentation interruptible (SAI) et un deuxième module (M2) adapté à être alimenté par une source d'alimentation permanente. Le premier module (M1) comporte un premier étage de verrou (EV1) et un deuxième étage de verrou (EV2) configurés pour stocker au moins une donnée (D) en présence de ladite source d'alimentation interruptible (SAI), des moyens de transmission adaptés à être commandés et configurés pour délivrer ladite au moins une donnée au deuxième module avant une coupure de ladite source d'alimentation interruptible, le deuxième module (M2) étant configuré pour conserver ladite au moins une donnée (D) pendant ladite coupure, et des moyens de restitution (MR) configurés pour permettre une restitution de ladite au moins une donnée (D) via un seul des deux étages de verrou (EV1).

    Quantification de poids dans un réseau de neurones
    6.
    发明专利
    Quantification de poids dans un réseau de neurones 未知

    公开(公告)号：FR3149707A1

    公开(公告)日：2024-12-13

    申请号：FR2309178

    申请日：2023-09-01

    Applicant: ST MICROELECTRONICS INT NV

    Inventor： URARD PASCAL ,  BAIN NATHAN

    IPC: G06N3/063 ,  G06N3/02

    Abstract: Quantification de poids dans un réseau de neurones La présente description concerne un circuit (500) configuré pour effectuer une opération de multiplication et accumulation dans une couche d’un réseau de neurones artificiel, l’opération prenant, en entrée, une valeur de donnée d’entrée et un poids, et dans lequel le poids est uniquement à valeur dans un ensemble limité constitué uniquement de la valeur 0, d’une pluralité de valeurs égales à , où est un entier, et d’une pluralité de valeurs, chacune égale au produit de par un nombre impair supérieur ou égal à 3. Figure pour l'abrégé : Fig. 5

    7.
    发明专利
    未知

    公开(公告)号：FR2900294B1

    公开(公告)日：2008-07-04

    申请号：FR0603456

    申请日：2006-04-19

    Applicant: ST MICROELECTRONICS SA

    Inventor： PAUMIER LAURENT ,  URARD PASCAL

    IPC: H03M13/41 ,  G06F12/00

    Abstract: The method involves forming types of binary word streams corresponding to a set of information log-likelihood ratios and a set of parity log-likelihood ratios using a serial/parallel conversion module (71) and a column-line interlacing device, where the device comprises first-in first-out buffer memories (72a, 72b) with two fastened dimensions. Memory accesses in page mode are carried out for writing the binary word streams in respective zones of an input/channel memory (41), using a memory access controlling module (73). Independent claims are also included for the following: (1) an input memory loading device comprising a memory access controlling module (2) a low density parity check decoder comprising an input memory loading device (3) an apparatus e.g. set top box, comprising a low density parity check decoder.

    PROCEDE ET DISPOSITIF DE DECODAGE DE BLOCS ENCODES AVEC UN CODE LDPC
    8.
    发明专利
    PROCEDE ET DISPOSITIF DE DECODAGE DE BLOCS ENCODES AVEC UN CODE LDPC 未知

    公开(公告)号：FR2905209A1

    公开(公告)日：2008-02-29

    申请号：FR0607489

    申请日：2006-08-24

    Applicant: ST MICROELECTRONICS SA

    Inventor： HEINRICH VINCENT ,  URARD PASCAL

    IPC: H03M13/11 ,  H04N7/26

    Abstract: On stocke temporairement et successivement les blocs dans des moyens de mémoire d'entrée avant de les décoder successivement de façon itérative. Les moyens de mémoire d'entrée ont une taille mémoire permettant le stockage de plus de deux blocs. On définit une indication courante NMAX représentative d'un nombre maximum autorisé d'itérations pour le décodage d'un bloc courant, on initialise ladite indication courante NMAX à un nombre d'itérations de référence NREF augmenté d'un nombre supplémentaire d'itérations EXTRA dépendant de la taille-mémoire supplémentaire des moyens de mémoire d'entrée permettant le surplus de stockage au-delà de deux blocs, on décode le bloc courant BLCi jusqu'à la satisfaction d'un critère de décodage ou tant que le nombre d'itérations CNT n'a pas atteint ladite indication courante NMAX tandis qu'on stocke le premier bloc suivant BLCi+1 et éventuellement une partie du deuxième bloc suivant BLCi+2 dans les moyens de mémoire d'entrée, puis on met à jour ladite indication courante pour le décodage du premier bloc suivant en fonction du nombre d'itérations effectuées pour le décodage dudit bloc courant.

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