公开(公告)号：EP2166656A1

公开(公告)日：2010-03-24

申请号：EP08425608.0

申请日：2008-09-18

Applicant: STMicroelectronics S.r.l.

Inventor： Conte, Antonino ,  Ucciardello, Carmelo ,  Matranga, Giovanni

IPC: H02M3/07

CPC classification number: H02M3/073 ,  H02M2003/077

Abstract: The invention relates to a charge pump latch circuit (10) comprising at least one first and one second charge pump stage (CBi-1, CBi) interconnected in an intermediate circuit node (INT) and a stabilization stage (20) connected to the intermediate circuit node (INT) and to control terminals of transistors comprised in the first and second charge pump stages (CBi-1, CBi).
Advantageously according to the invention, the stabilisation stage (20) is connected to at least one first and one second pair (CFO1, CFO2) of first and second enable terminals receiving suitable and distinct phase signals able to ensure the turn-off of the stabilisation stage (20) during the overlapping periods of the phase signals.

Abstract translation: 本发明涉及一种连接到中间电荷泵闩锁电路（10），包括至少一个第一和一个第二电荷泵级（CB I-1，CBⅰ）在中间电路节点（INT）相互连接和稳定阶段（20） 电路节点（INT），并控制在所述第一和第二电荷泵级包括晶体管的端子（CB I-1，CB i）中。 有利的是雅丁到本发明，该稳定化级（20）被连接到第一中的至少一个第一和一个第二对（CFO1，CFO2）和第二使能接收能够确保稳定的关断适当的和不同的相位信号端子 级（20）中的相位信号的重叠周期。

公开(公告)号：EP1988550A1

公开(公告)日：2008-11-05

申请号：EP08007687.0

申请日：2008-04-21

Applicant: STMICROELECTRONICS SA ,  STMicroelectronics S.r.l.

Inventor： La Rosa, Francesco ,  Conte, Antonino

IPC: G11C16/22

CPC classification number: G11C16/225 ,  G11C16/102

Abstract: L'invention concerne un procédé d'écriture de données dans une mémoire non volatile. Le procédé comprend les étapes consistant à prévoir, dans la mémoire, une zone mémoire principale (MA) non volatile comprenant des pages cible, une zone mémoire auxiliaire (XA) non volatile comprenant des pages auxiliaires, et, dans la zone mémoire auxiliaire : un secteur courant (CUR) comprenant des pages auxiliaires effacées utilisables pour écrire des données, un secteur de sauvegarde (ERM) comprenant des pages auxiliaires contenant des données rattachées à des pages cible à effacer ou en cours d'effacement, un secteur de transfert (CTM) comprenant des pages auxiliaires contenant des données à transférer dans des pages cible effacées, et un secteur indisponible (UNA) comprenant des pages auxiliaires à effacer ou en cours d'effacement. Application notamment aux mémoires Flash.

Abstract translation: 该方法涉及在非易失性存储器（例如，非易失性存储器）中提供具有相应目标和辅助页面的非易失性主和辅助存储区域（MA，XA）。 闪存 在该区域中提供具有擦除辅助页面以写入数据的当前扇区（CUR），擦除主扇区（ERM），复制到主扇区（CTM）和具有要擦除的辅助页面的不可用扇区（UNA） （XA）。 扇区（ERM）具有连接到要擦除的目标页面的辅助页面，并且扇区（CTM）具有在已删除的目标页面中传送数据的辅助页面。

公开(公告)号：EP1881588A1

公开(公告)日：2008-01-23

申请号：EP06425495.6

申请日：2006-07-19

Applicant: STMicroelectronics S.r.l.

Inventor： Conte, Antonino ,  Ucciardello, Carmelo ,  D'Alessandro, Carmine ,  Miccichè, Mario ,  Matranga, Giovanni ,  De Costantini, Diego

IPC: H02M3/07 ,  G11C5/14 ,  G11C16/30

CPC classification number: H02M3/073 ,  G11C5/145 ,  G11C16/12 ,  H02M3/07

Abstract: A charge pump architecture (10) is described of the type comprising at least one first pump (11) for the generation of a first working voltage (VXR), a second pump (12) for the generation of a second working voltage (VYP) and a third pump (13) for the generation of a third working voltage (VNEG).
Advantageously according to the invention, the first pump (11) is connected to an internal supply voltage reference (Vdd) having limited value and has an output terminal (OUT1) connected to the second and third pumps (12,13) and supplying them with the first working voltage (VXR) as supply voltage.
A method is also described for managing the generation of voltages to be used together with the charge pump architecture (10) according to the invention.

Abstract translation: 描述了包括用于产生第一工作电压（VXR）的至少一个第一泵（11），用于产生第二工作电压（VYP）的第二泵（12））的类型的电荷泵结构（10） 以及用于产生第三工作电压（VNEG）的第三泵（13）。 有利地，根据本发明，第一泵（11）连接到具有有限值的内部电源电压基准（Vdd），并且具有连接到第二和第三泵（12,13）的输出端子（OUT1），并将它们提供给 第一工作电压（VXR）作为电源电压。 还描述了一种用于管理与根据本发明的电荷泵结构（10）一起使用的电压的产生的方法。

公开(公告)号：EP1253499B1

公开(公告)日：2006-10-18

申请号：EP01830275.2

申请日：2001-04-27

Applicant: STMicroelectronics S.r.l.

Inventor： Conte, Antonino ,  Concepito, Oreste

IPC: G05F3/22

CPC classification number: G05F3/242

公开(公告)号：EP2924878B1

公开(公告)日：2019-01-30

申请号：EP15161796.6

申请日：2015-03-30

Applicant: STMicroelectronics S.r.l.

Inventor： Conte, Antonino ,  Giaquinta, Maria

IPC: H03F3/45 ,  H03F1/08 ,  H03F1/14 ,  G11C29/02 ,  G11C16/12 ,  H03K3/012 ,  H03K3/353

公开(公告)号：EP2506432B1

公开(公告)日：2016-12-28

申请号：EP12162761.6

申请日：2012-03-30

Applicant: STMicroelectronics S.r.l.

Inventor： Ucciardello, Carmelo ,  Conte, Antonino ,  Signorello, Alfredo

IPC: H03K3/356 ,  H03K17/10

CPC classification number: H03K17/102 ,  H03K3/356113

公开(公告)号：EP2120124A1

公开(公告)日：2009-11-18

申请号：EP08425331.9

申请日：2008-05-13

Applicant: STMicroelectronics S.r.l.

Inventor： Conte, Antonino ,  Micciche, Mario ,  Grasso, Rosario Roberto

IPC: G05F3/30

CPC classification number: G05F3/30

Abstract: A circuit (10) is described for the generation of a temperature-compensated voltage reference (VBG) of the type comprising at least one generator circuit of a Band Gap voltage (13), inserted between a first and a second voltage reference (VDD, GND) and including an operational amplifier (OA1), having in turn a first and a second input terminal (T1, T2) connected to an input stage (15) connected to these first and second input terminal (T1, T2) and comprising at least one pair of a first and a second bipolar transistor (Q1, Q2) for the generation of a first voltage component (ΔVBE) proportional to the temperature.
Advantageously according to the invention, the circuit (10) comprises the control block (14) connected to the generator circuit of a Band Gap voltage (13) in correspondence with at least one first control node (Xc1) which is supplied with a biasing voltage value (VBase) comprising at least one voltage component which increases with the temperature for compensating the variations of the base-emitter voltage (Vbe) of the first and second bipolar transistors (Q1, Q2) and ensure the turn-on of a pair of input transistors of the operational amplifier (OA1). The circuit (10) has an output terminal (OUT) suitable for supplying a temperature-compensated voltage value (VBG) obtained by the sum of the first voltage component proportional to the temperature (ΔVBE) and of a second component inversely proportional to the temperature (VBE3).

Abstract translation: 一种电路（10）被描述为的类型包括带隙电压（13），第一和第二电压基准之间插入中的至少一个发生器电路的温度补偿的电压基准（VBG）的产生（VDD， GND）和包括（运算放大器（OA1），其具有依次在连接到论文的第一和第二输入端子（T1，T2输入级（15）连接到第一和第二输入端子T1，T2）），并在包含 为与温度成比例的第一电压分量（“VBE）的产生至少一对第一和第二双极晶体管（Q1，Q2）的。 有利的是雅丁到本发明，该电路（10）包括被提供有一个偏置电压连接到带隙电压（13）对应于至少一个第一控制节点（XC1）的发生器电路的控制模块（14）的所有 值（VBASE），其包含与所述温度增加用于补偿所述第一和第二双极晶体管（Q1，Q2）的基极 - 发射极电压（VBE）的变动的至少一个电压分量和确保接通一对的 所述运算放大器（OA1）的输入晶体管。 该电路（10）具有在输出端（OUT）适于提供由所述第一电压分量正比于温度（“VBE）的总和而得到的温度补偿的电压值（VBG）和第二组分的反比于 温度（VBE3）。

公开(公告)号：EP1988548A1

公开(公告)日：2008-11-05

申请号：EP08007685.4

申请日：2008-04-21

Applicant: STMICROELECTRONICS SA ,  STMicroelectronics S.r.l.

Inventor： La Rosa, Francesco ,  Conte, Antonino

IPC: G11C16/22

CPC classification number: G11C16/225 ,  G11C16/102

Abstract: L'invention concerne un procédé d'écriture de données dans une mémoire non volatile (MA, XA) comportant des cellules mémoire devant être effacées avant d'être écrites. Le procédé comprend les étapes consistant à prévoir une zone mémoire principale non volatile (MA) comprenant des pages cibles, prévoir une zone mémoire auxiliaire non volatile (XA) comprenant des pages auxiliaires, prévoir une table de correspondance (VAM) pour associer à une adresse (RAD) de page cible invalide une adresse (XAD) de page auxiliaire valide, et, en réponse à une commande (CMD) d'écriture d'une donnée dans une page cible écrire la donnée ainsi que l'adresse de la page cible dans une première page auxiliaire effacée, invalider la page cible, et mettre à jour la table de correspondance.

Abstract translation: 该方法涉及在非易失性存储器例如非易失性存储器中提供具有各自的目标和辅助页面的非易失性主和辅助存储区域（MA，XA）。 闪存 提供查找表，即有效地址映射表（VAM），用于将有效辅助页地址（XAD）与无效目标页地址（RAD）相关联。 使用控制单元（CU），将数据和目标页地址写入已擦除辅助页面，目标页面无效，并且基于目标页面中的数据的写入命令更新表格。 还包括用于包括控制单元的存储器系统的独立权利要求。

公开(公告)号：EP1881589A1

公开(公告)日：2008-01-23

申请号：EP06425497.2

申请日：2006-07-19

Applicant: STMicroelectronics S.r.l.

Inventor： Conte, Antonino ,  Ucciardello, Carmelo

IPC: H02M3/07

CPC classification number: H02M3/073 ,  H02M2003/077

Abstract: A charge pump circuit (10) of the latch type is described comprising at least one first and a second charge pump stage (CBi-1,CBi) interconnected in correspondence with an intermediate circuit node (INT), in turn comprising:
- first pump capacitors (CUpi-1,CUpi), (FX,FN) and respective (Upi-1,Upi);
- second pump capacitors (CDowni-1,CDowni) and respective
- latch transistors (MpU,MnU;MpD,MnD) inner circuit nodes (Upi-1,Upi;Downi-1),
first and second enable terminals (FX,FN) receiving respective phase signals (FX,FN), the one complementary to the other.
A stabilisation circuit (20) having at least one stabilisation stage (20) inserted between the intermediate circuit node (INT) and these first and second enable terminals (FX,FN) and connected to control terminals (PgU,NgU;PgD,NgD) of the latch transistors (MpU,MnU;MpD,MnD) and apt to supply them with suitable control signals for ensuring their correct turn-on and turn-off during a charge sharing period of the charge pump circuit (10).

Abstract translation: 描述了锁存类型的电荷泵电路（10），其包括与中间电路节点（INT）对应的互连的至少一个第一和第二电荷泵级（CBi-1，CBi），所述第一和第二电荷泵级依次包括： - 第一泵 电容器（CUpi-1，CUpi），（FX，FN）和相应的（Upi-1，Upi）; - 第二泵电容器（CDowni-1，CDowni）和相应的锁存晶体管（MpU，MnU; MpD，MnD）内部电路节点（Upi-1，Upi; Downi-1），第一和第二使能端子（FX， 接收相互相互补充的相位信号（FX，FN）。 稳定电路（20）具有插入在中间电路节点（INT）和这些第一和第二使能端子（FX，FN）之间的至少一个稳定级（20）并连接到控制端子（PgU，NgU; PgD，NgD） 的锁存晶体管（MpU，MnU; MpD，MnD），并且易于向它们提供合适的控制信号，以在电荷泵电路（10）的电荷共享期间确保其正确的导通和关断。

公开(公告)号：EP1492218B1

公开(公告)日：2006-03-29

申请号：EP03425404.5

申请日：2003-06-24

Applicant: STMicroelectronics S.r.l.

Inventor： Conte, Antonino ,  Castaldo, Enrico

IPC: H02M3/07

CPC classification number: H02M3/073