公开(公告)号：EP2506434A1

公开(公告)日：2012-10-03

申请号：EP12162749.1

申请日：2012-03-30

Applicant: STMicroelectronics S.r.l.

Inventor： Ucciardello, Carmelo ,  Conte, Antonino ,  Matranga, Giovanni ,  Grasso, Rosario Roberto

IPC: H03K17/10 ,  H03K3/356

CPC classification number: H03K17/102 ,  H03K3/356113

Abstract: A biasing circuit (10; 10') has: an input designed to receive a supply voltage (Vi), a value of which is higher than a limit voltage (Vdd); a control stage (12; 12'), generating a first control signal (P gL ; N gL ) and a second control signal (P gR ; N gR ), with mutually complementary values, equal alternatively to a first value (Vi), in a first half-period of a clock signal, or to a second value (Vi - Vdd; Vi + Vdd), in a second half-period of the clock signal, the first and second values being a function of the supply voltage (Vi) and of the limit voltage (Vdd); and a biasing stage (16; 16'), which generates on an output a biasing voltage (V cp ; V cn ), as a function of the values of the first control signal (P gL ; N gL ) and of the second control signal (P gR ; N gR ). The first and second control signals are designed to control transfer transistors, for transferring the supply voltage (Vi) to respective outputs, whilst the biasing voltage is designed to control protection transistors in order to prevent overvoltages on the transfer transistors.

Abstract translation: 偏置电路（10; 10'）具有：设计成接收电压高于极限电压（Vdd）的电源电压（Vi）的输入端; 控制级（12; 12'），产生与第一值（Vi）相等的互补值的第一控制信号（P gL; N gL）和第二控制信号（P gR; N gR） 在时钟信号的第一半个周期中，或者在时钟信号的第二个半周期中为第二值（Vi-Vdd; Vi + Vdd），第一和第二值是电源电压的函数 Vi）和极限电压（Vdd）; 以及偏置级（16; 16'），其在输出上产生作为所述第一控制信号（P gL; N gL）和所述第二控制的值的函数的偏置电压（V cp; V cn） 信号（P gR; N gR）。 第一和第二控制信号被设计成控制传输晶体管，用于将电源电压（Vi）传送到相应的输出，同时偏置电压被设计成控制保护晶体管，以防止转移晶体管上的过电压。

公开(公告)号：EP2320296A1

公开(公告)日：2011-05-11

申请号：EP10189494.7

申请日：2010-10-29

Applicant: STMicroelectronics S.r.l.

Inventor： Conte, Antonino ,  Micciche', Mario ,  Giaquinta, Maria ,  Grasso, Rosario Roberto

IPC: G05F3/30 ,  H03F3/347

CPC classification number: G05F3/30 ,  H03F3/347 ,  H03F3/45183 ,  H03F2203/45466

Abstract: A bandgap voltage reference circuit ( 100' ) for generating a bandgap reference voltage ( Vbg ) according to a first current ( Iptat ) is provided. Said circuit comprises a current generator ( 104 ) controlled by a first driving voltage ( Vpgate ) to generate the first current ( Iptat ) depending on the driving voltage. Said circuit further comprises a first reference circuit clement (102 ) adapted to generate a first reference voltage ( Vpluse ) based on the first current and a second reference circuit element ( 106 ) adapted to generate a second reference voltage ( Vminuse ) according to the first current. The circuit further comprises an operational amplifier ( 124' ) having a first input terminal coupled with the first circuit element for receiving a first reference input voltage ( Vplus ) based on the first reference voltage, a second input terminal coupled with the second reference circuit element for receiving a second input voltage ( Vminus ) based on the second reference voltage, and an output terminal coupled with the current generator to provide the first driving voltage. The circuit also comprises a control circuit ( 134 ). Said control circuit comprises first capacitive means ( 136 ) having a first terminal coupled with the first reference circuit element to receive the first reference voltage and a second terminal coupled with the first input terminal to provide the first input voltage. The control circuit further comprises second capacitive means ( 138 ) comprising a first terminal coupled with the second reference circuit element for receiving the second reference voltage and a second terminal coupled with the second input terminal to provide the second input voltage. The control circuit further comprises first biasing means ( 140' ) for selectively providing a first common-mode voltage ( Vcm ) to the second terminal of the first and second capacitive means. The operational amplifier is an offset compensated operational amplifier further comprising a first compensation terminal for receiving the first common-mode voltage and a second compensation terminal coupled with a compensation offset management circuit ( 600 ) for receiving a first compensation voltage ( Vc1 ). The offset management circuit comprises an auxiliary operational amplifier ( 902 ) having a first input terminal adapted to receive a third input voltage ( Vplus2 ) corresponding to the first input voltage, a second input terminal adapted to receive a fourth input voltage ( Vminus2 ) corresponding to the second input voltage and an output terminal adapted to be selectively coupled with a second compensation terminal of the operational amplifier for providing the first compensation voltage.

Abstract translation: 提供了用于根据第一电流（Iptat）产生带隙参考电压（Vbg）的带隙电压参考电路（100'）。 所述电路包括由第一驱动电压（Vpgate）控制的电流发生器（104），以根据驱动电压产生第一电流（Iptat）。 所述电路还包括适于基于第一电流产生第一参考电压（Vpluse）的第一参考电路元件（102）和适于根据第一电流产生第二参考电压（Vminuse）的第二参考电路元件（106） 当前。 电路还包括运算放大器（124'），其具有与第一电路元件耦合的第一输入端，用于基于第一参考电压接收第一参考输入电压（Vplus）;第二输入端与第二参考电路元件 用于接收基于第二参考电压的第二输入电压（Vminus）以及与电流发生器耦合的输出端以提供第一驱动电压。 电路还包括控制电路（134）。 所述控制电路包括具有与第一参考电路元件耦合以接收第一参考电压的第一端子的第一电容装置（136）和与第一输入端耦合以提供第一输入电压的第二端子。 控制电路还包括第二电容装置（138），包括与第二参考电路元件耦合以接收第二参考电压的第一端子和与第二输入端子耦合以提供第二输入电压的第二端子。 控制电路还包括用于选择性地向第一和第二电容装置的第二端提供第一共模电压（Vcm）的第一偏置装置（140'）。 所述运算放大器是还包括用于接收所述第一共模电压的第一补偿端子和与用于接收第一补偿电压（Vc1））的补偿偏移管理电路（600）耦合的第二补偿端的偏移补偿运算放大器。 偏移管理电路包括辅助运算放大器（902），其具有适于接收对应于第一输入电压的第三输入电压（Vplus2）的第一输入端子，适于接收与第一输入端相对应的第四输入电压（Vminus2）的第二输入端子 所述第二输入电压和输出端子适于与所述运算放大器的第二补偿端子选择性耦合，以提供所述第一补偿电压。

公开(公告)号：EP1988549A1

公开(公告)日：2008-11-05

申请号：EP08007686.2

申请日：2008-04-21

Applicant: STMICROELECTRONICS SA ,  STMicroelectronics S.r.l.

Inventor： La Rosa, Francesco ,  Conte, Antonino

IPC: G11C16/22

CPC classification number: G11C16/225 ,  G11C16/102

Abstract: L'invention concerne un procédé d'écriture de données dans une mémoire non volatile (MA, XA) comprenant des cellules mémoire devant être effacées avant d'être écrites, caractérisé en ce qu'il comprend un cycle d'écriture-effacement (32-44) comportant une étape (32) d'effacement partiel d'au moins une première cellule mémoire, et une étape (40) d'écriture d'une donnée dans au moins une seconde cellule mémoire, l'étape d'effacement partiel étant telle que plusieurs étapes d'écriture dans des secondes cellules mémoire sont nécessaires pour effacer complètement la première cellule mémoire. Application notamment aux mémoires Flash.

Abstract translation: 该方法涉及在主或辅助存储器区域中的源位置读取初始数据组件，以及将数据插入到组件中以获得更新的数据组件。 部分地擦除由不可用扇区形成的一组辅助位置和由擦除地址映射表形成的一组目标位置。 更新的组件和目标位置地址被写入由当前扇区形成的另一组辅助位置的擦除的辅助位置，使得前一组辅助和目标位置的位置被完全擦除。 还包括用于包括主存储区的非易失性存储器的独立权利要求。

公开(公告)号：EP1727153B1

公开(公告)日：2008-10-15

申请号：EP05104465.9

申请日：2005-05-25

Applicant: STMicroelectronics S.r.l.

Inventor： Conte, Antonino ,  Sberno, Giampiero ,  Micciche', Mario ,  Castaldo, Enrico

IPC: G11C16/16

CPC classification number: G11C16/16

公开(公告)号：EP1876600A1

公开(公告)日：2008-01-09

申请号：EP06425465.9

申请日：2006-07-06

Applicant: STMicroelectronics S.r.l.

Inventor： Castaldo, Enrico ,  Conte, Antonino ,  Lo Giudice, Gianbattista

IPC: G11C5/14 ,  H02M3/07

CPC classification number: G11C5/145 ,  G11C16/12

Abstract: There is disclosed an integrated control circuit (3) for a charge pump (1). The integrated circuit comprises a first device (112,N1,N2,R,12) suitable for regulating the output voltage (Vout) of the charge pump (1) and a second device (113,M10,M11,C11,11) suitable for increasing the output voltage (Vout) from the charge pump with a set ramp. The integrated circuit comprises means (111) suitable for activating said first device and providing it with a first value of a supply signal (Ireg) in a first period of time (A) and suitable for activating said second device and for providing it with a second value (Iramp) of the supply signal that is greater than the first value in a second period of time (C) after the first in such a way that the output voltage of the charge pump ascends a ramp from a first value (Vlow) to a second value (Vhigh) that is greater than the first value, said second value being fixed by the reactivation of the first device.

Abstract translation: 公开了一种用于电荷泵（1）的集成控制电路（3）。 集成电路包括适合于调节电荷泵（1）的输出电压（Vout）的第一装置（112，N1，N2，R，12）和适合于所述电荷泵的第二装置（113，M10，M11，C11,11） 用于通过设定的斜坡增加来自电荷泵的输出电压（Vout）。 集成电路包括适于激活所述第一设备并且在第一时间段（A）中向其提供电源信号（Ireg）的第一值的装置（111），并且适于激活所述第二设备并为其提供 电源信号的第二值（Iramp）在第一次之后的第二时间段（C）中大于第一值，使得电荷泵的输出电压从第一值（Vlow）上升到斜坡， 到大于第一值的第二值（Vhigh），所述第二值通过第一设备的重新激活来固定。

公开(公告)号：EP1569242A1

公开(公告)日：2005-08-31

申请号：EP04425123.9

申请日：2004-02-27

Applicant: STMicroelectronics S.r.l.

Inventor： Conte, Antonino ,  Micciche, Mario ,  Di Martino, Alberto José ,  Signorello, Alfredo

IPC: G11C16/16 ,  G11C16/24 ,  G11C16/34

CPC classification number: G11C16/24 ,  G11C16/16 ,  G11C16/34

Abstract: A memory device (10) formed by an array of memory cells (13) extending in rows and columns. The device is formed by a plurality of N-type wells (2) extending parallel to the rows; each N-type well (2) houses a plurality of P-type wells (3) extending in a direction transverse to the rows. A plurality of main bitlines (MBL) extend along the columns. Each P-type well is associated to a set of local bitlines (LBL) that extend along the respective P-type well and are connected to the drain terminals (D) of the cells accommodated in the respective P-type well. Local-bitlines managing circuits (14) are provided for each P-type well (3) and are arranged between the main bitlines (MBL) and a respective set of local bitlines (LBL) for controllably connecting each local bitline to a respective main bitline.

Abstract translation: 一种由行和列延伸的存储单元阵列形成的存储器件（10）。 该装置由平行于行延伸的多个N型阱（2）形成; 每个N型井（2）容纳在横向于行的方向上延伸的多个P型井（3）。 多个主位线（MBL）沿列延伸。 每个P型阱与沿着相应P型阱延伸的一组本地位线（LBL）相关联，并连接到容纳在相应P型阱中的单元的漏极端子（D）。 为每个P型阱（3）提供局部位线管理电路（14），并且布置在主位线（MBL）和相应的一组本地位线（LBL）之间，用于将每个本地位线可控地连接到相应的主位线 。

公开(公告)号：EP2924878A1

公开(公告)日：2015-09-30

申请号：EP15161796.6

申请日：2015-03-30

Applicant: STMicroelectronics S.r.l.

Inventor： Conte, Antonino ,  Giaquinta, Maria

IPC: H03F3/45 ,  H03F1/08 ,  H03F1/14 ,  G11C16/12

CPC classification number: G11C16/0408 ,  G11C16/10 ,  G11C16/12 ,  G11C16/26 ,  G11C29/021 ,  G11C29/028 ,  H03F1/0205 ,  H03F1/086 ,  H03F1/14 ,  H03F3/16 ,  H03F3/45183 ,  H03F3/45475 ,  H03F2200/129 ,  H03F2200/153 ,  H03F2200/45 ,  H03F2200/516 ,  H03F2203/45138 ,  H03F2203/45364 ,  H03F2203/45511 ,  H03F2203/45512 ,  H03K3/012 ,  H03K3/353

Abstract: A solution for amplifying an input signal (Vin) into an output signal (Vo) to be applied to an electric load comprising at least one capacitive component (Cl) is proposed. A corresponding amplifier stage comprises a pre-amplifier module (305) adapted to receive a first supply voltage and an output module (310) adapted to receive a second supply voltage. The pre-amplifier module comprises: a first gain block (315) adapted to pre-amplify the input signal into a first pre-amplified signal, a second gain block (320) adapted to pre-amplify the input signal into a second preamplified signal, a feedback block (325) adapted to feed-back the output signal into a feedback signal, and a combination element (330) adapted to combine the first pre-amplified signal and the feedback signal into a combined signal, and wherein the output module is adapted to combine the combined signal and the second pre-amplified signal into the output signal.

Abstract translation: 提出了一种用于将输入信号（Vin）放大为要施加到包括至少一个电容分量（C1）的电负载的输出信号（Vo）的解决方案。 相应的放大器级包括适于接收第一电源电压的前置放大器模块（305）和适于接收第二电源电压的输出模块（310）。 前置放大器模块包括：适于将输入信号预放大成第一预放大信号的第一增益块（315），适于将输入信号预放大成第二预放大信号的第二增益块（320） ，适于将所述输出信号反馈到反馈信号中的反馈块（325）以及适于将所述第一预放大信号和所述反馈信号组合成组合信号的组合元件（330），并且其中所述输出模块 适于将组合信号和第二预放大信号组合成输出信号。

公开(公告)号：EP2919386A1

公开(公告)日：2015-09-16

申请号：EP15159122.9

申请日：2015-03-14

Applicant: STMicroelectronics S.r.l.

Inventor： Conte, Antonino ,  Giaquinta, Maria

IPC: H03F3/45 ,  H03F1/34 ,  H03F3/347

CPC classification number: G11C16/06 ,  H03F1/34 ,  H03F3/347 ,  H03F3/45 ,  H03F3/45475 ,  H03F3/45977 ,  H03F2200/156 ,  H03F2200/375 ,  H03F2200/453 ,  H03F2203/45101 ,  H03F2203/45332 ,  H03F2203/45514 ,  H03F2203/45546 ,  H03F2203/45632 ,  H03M1/661

Abstract: A digital-to-analog converter (115) is proposed. The digital-to-analog converter (115) comprises a conversion block (205) for receiving a digital value ( D D ) and providing a corresponding first analog value ( D A ), and an amplification block (210) for receiving said first analog value ( D A ) and providing a second analog value ( V P ) amplified by an amplification factor (G) with respect to said first analog value ( D A ). Said amplification block (210) comprises a first input terminal for receiving said first analog value ( D A ), a second input terminal, and an output terminal for providing said second analog value ( V P ). Said amplification block (210) further comprises a first capacitive element (C A ) having a first (T A1 ) and a second (T A2 ) terminals connected to the output terminal and the second input terminal, respectively, of the amplification block (210), and a second capacitive element (C B ) having a first (T B1 ) and a second (T B2 ) terminals connected to the second terminal (T A2 ) of the first capacitive element (C A ) and to a reference terminal, respectively, said first (C A ) and second (C B ) capacitive elements determining said amplification factor ( G ). Said amplification block (210) further comprises a circuit stage (C AR ,C BR ,S W1 -S W4 , 120 , ϕ 1 -ϕ 3 ) for recovering, at each predefined time period ( T R ) , an operative charge at the first terminal ( T B1 ) of said second capacitive element (C B ), and hence the second analog value ( V P ) to the output terminal of said amplification block (210).

Abstract translation: 提出了一种数模转换器（115）。 数模转换器（115）包括用于接收数字值（DD）并提供对应的第一模拟值（DA）的转换块（205），以及用于接收所述第一模拟值的放大块（210） DA），并提供相对于所述第一模拟值（DA）由放大因子（G）放大的第二模拟值（VP）。 所述放大块（210）包括用于接收所述第一模拟值（D A）的第一输入端，第二输入端和用于提供所述第二模拟值（V P）的输出端。 所述放大块（210）还包括具有分别连接到放大块（210）的输出端和第二输入端的第一（T A1）和第二（T A2）端的第一电容元件（CA） 和具有分别连接到第一电容元件（CA）的第二端子（T A2）和参考端子的第一（T B1）和第二（T B2）端子的第二电容元件（CB），所述第二电容元件 第一（CA）和第二（CB）电容元件确定所述放大因子（G）。 所述放大块（210）还包括一个电路级（C AR，C BR，S W1 -S W4,120，...），用于在每个预定时间段（TR）恢复第一 所述第二电容元件（CB）的端子（T B1），并且因此到所述放大块（210）的输出端的第二模拟值（VP）。

公开(公告)号：EP2506432A1

公开(公告)日：2012-10-03

申请号：EP12162761.6

申请日：2012-03-30

Applicant: STMicroelectronics S.r.l.

Inventor： Ucciadello, Carmelo ,  Conte, Antonino ,  Signorello, Alfredo

IPC: H03K3/356 ,  H03K17/10

CPC classification number: H03K17/102 ,  H03K3/356113

Abstract: A level-shifter circuit (10) has: a pair of inputs which receive a first and a second low-voltage phase signal (FX, FN), having a first voltage dynamics with a first maximum value (Vdd); and a pair of outputs which supply a first high-voltage phase signal (FHX) and a second high-voltage phase signal (FHN), level-shifted with respect to the low-voltage signals and having a second voltage dynamics with a second maximum value (VddH), higher than the first maximum value (Vdd); the circuit is further provided with transfer transistors (M n1 , M n2 , M p1 , M p2 ) coupled between a first reference terminal or a second reference terminal, which are set at a first reference voltage (Gnd) or a second reference voltage (VddH), and the first output or second output; and protection elements (M nc1 , M nc2 , M pc1 , M pc2 ) coupled to a respective transfer transistor in such a way as to protect it from overvoltages between the corresponding conduction terminals and/or control terminals.

Abstract translation: 电平移位器电路（10）具有：一对输入，其接收具有第一最大值（Vdd）的第一电压动态特性的第一和第二低电压相位信号（FX，FN）; 以及一对输出，其提供相对于所述低电压信号电平移位的第一高电压相位信号（FHX​​）和第二高电压相位信号（FHN），并且具有第二电压动态特性，具有第二最大值 值（VddH），高于第一最大值（Vdd）; 电路还设置有耦合在第一参考端子或第二参考端子之间的转换晶体管（M n1，M n2，M p1，M p2），其被设置在第一参考电压（Gnd）或第二参考电压 VddH）和第一输出或第二输出; 以及耦合到各个传输晶体管的保护元件（M nc1，M nc2，M pc1，M pc2），以保护其免受相应的导通端子和/或控制端子之间的过电压。

公开(公告)号：EP2383747A1

公开(公告)日：2011-11-02

申请号：EP11164292.2

申请日：2011-04-29

Applicant: STMicroelectronics S.r.l.

Inventor： Castaldo, Enrico ,  Conte, Antonino ,  Lo Giudice, Gianbattista ,  Rinaldi, Stefania

IPC: G11C16/12 ,  G11C16/30

CPC classification number: G11C16/30 ,  G11C16/12

Abstract: An electrically programmable non-volatile memory device (100) is proposed. The memory device includes a plurality of memory cells (110) and a driver circuit (115,120) for driving the memory cells (110); the driver circuit includes programming means (120) for providing a first programming voltage (VDs) to the drains and a second programming voltage (VSm) to the sources of a set of selected memory cells for programming the selected memory cells; the first programming voltage requires a first transient period (T 1 ) for reaching a first target value thereof. In the solution according to an embodiment of the present invention, the programming means includes means (605) for maintaining the second programming voltage substantially equal to the first programming voltage during a second transient period (T 2 ) being required by the second programming voltage to reach a second target value thereof, the two transient periods starting simultaneously.

Abstract translation: 提出了一种电可编程非易失性存储器件（100）。 存储装置包括用于驱动存储单元（110）的多个存储单元（110）和驱动电路（115,120）。 所述驱动器电路包括用于向所述漏极提供第一编程电压（VDs）的编程装置（120）和用于对所选择的存储器单元进行编程的所选存储器单元的集合的源的第二编程电压（VSm）; 第一编程电压需要用于达到其第一目标值的第一瞬态周期（T 1）。 在根据本发明的实施例的解决方案中，编程装置包括用于在第二编程电压需要的第二瞬变周期（T 2）期间将第二编程电压基本上等于第一编程电压的装置（605） 达到第二个目标值，两个暂时期同时开始。