公开(公告)号：FR3111471A1

公开(公告)日：2021-12-17

申请号：FR2006208

申请日：2020-06-15

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： REMBERT RICHARD ,  SIGNORET DIDIER ,  FRANIATTE OLIVIER

IPC: H01L23/12 ,  H01L21/58

Abstract: Le dispositif électronique comporte un substrat de support ayant une face recouverte d’une couche de vernis épargne (110), au moins une partie (310, 312) de la couche de vernis épargne (110) comportant des rugosités (300, 600) formant une surface d’accroche rugueuse. Le dispositif électronique comporte en outre une puce électronique (400) montée sur le substrat de support (100), et une résine de moulage (500) englobant la puce électronique (400) et recouvrant partiellement ou intégralement la couche de vernis épargne (110). Figure pour l’abrégé : Fig 5

公开(公告)号：FR3109226A1

公开(公告)日：2021-10-15

申请号：FR2003541

申请日：2020-04-08

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： TRUNDE GREGORY ,  DUTEY DENIS

IPC: G06F11/00

Abstract: Circuit de vérification du contenu de registres La présente description concerne un dispositif (100) comprenant : au moins deux premiers registres (16), chaque premier registre (16) contenant un mot de donnée (VIR1, VIR2) et un bit de vérification (VPAR1, VPAR2), et un premier circuit (20) configuré pour déterminer si le bit de vérification de chaque registre (14, 16) correspond au mot de donnée dudit registre (14, 16), les mots de données des premiers registres (16) étant choisis de telle manière que les bits d'un même rang des premiers registres comprennent deux bits complémentaires, un mot binaire commun étant associé à l'ensemble des registres (14, 16), le mot commun comprenant un bit associé à chaque registre (14, 16), la valeur du bit de vérification de chaque registre dépendant du mot de donnée dudit registre et de la valeur du bit du mot commun associé audit registre. Figure pour l'abrégé : Fig. 1

公开(公告)号：FR3100380B1

公开(公告)日：2021-10-01

申请号：FR1909671

申请日：2019-09-03

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： COFFY ROMAIN ,  BRECHIGNAC RÉMI ,  RIVIERE JEAN-MICHEL

IPC: H01L25/00 ,  H01L21/76 ,  H01L23/28 ,  H01L23/48

Abstract: Dispositif électronique comprenant un substrat diélectrique opaque de support et de confinement (2) qui comprend plusieurs couches laminées les unes au-dessus des autres, dont une couche arrière pleine (3) et un cadre avant (4) qui comprend une paroi périphérique (5, 108) et une cloison intermédiaire (6), de sorte à délimiter, de part et d’autre de cette cloison intermédiaire et au-dessus de la couche arrière pleine, deux cavités (7, 8), des puces électroniques (17, 18) respectivement situées dans les cavités et montées au-dessus de la couche arrière pleine, ces puces incluant des éléments optiques intégrés (21, 22), des connexions électriques (23, 24) entre les puces et des contacts électriques arrière de la couche arrière pleine, des blocs transparents d’encapsulation (35, 36), moulés dans les cavités, dans lesquels les puces sont noyées. Figure pour l’abrégé : Fig 1

公开(公告)号：FR3100379B1

公开(公告)日：2021-09-24

申请号：FR1909670

申请日：2019-09-03

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： COFFY ROMAIN ,  BRECHIGNAC RÉMI ,  RIVIERE JEAN-MICHEL

IPC: H01L25/00 ,  H01L21/76 ,  H01L23/28 ,  H01L23/48

Abstract: Dispositif électronique et procédé de fabrication, dans lesquels un premier et un deuxième composants électroniques (1, 2) comprennent respectivement un substrat de support (3, 4) présentant une face arrière (5, 6) et une face avant (7, 8), une puce électronique (9, 10) incluant un élément optique intégré (15, 16), un bloc transparent surmoulé (21, 22) d’encapsulation de la puce au-dessus du substrat de support, et des connexions électriques entre la puce et des contacts électriques (21, 22) du substrat de support, et une grille surmoulée (102, 202) d’encapsulation et de support des composants électroniques, la grille d’encapsulation et de support étant configurée de sorte que les faces des composants électroniques soient au moins en partie découvertes. Figure pour l’abrégé : Fig 6

公开(公告)号：FR3108205A1

公开(公告)日：2021-09-17

申请号：FR2002456

申请日：2020-03-12

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： MOUTIN CAROLINE

IPC: H01L23/528 ,  H01L21/768 ,  H01L23/532

Abstract: Circuit intégré comprenant une partie d’interconnexion comportant un dernier niveau de métal (Mn) et au moins un élément de soudure saillant (ES) disposé sur un site de raccordement, dans lequel le site de raccordement comporte une première plaque en aluminium (A1) reliée avec le dernier niveau de métal (Mn), et au moins une deuxième plaque en aluminium (A2) disposée sur la première plaque en aluminium (A1) et sous l’élément de soudure saillant (ES). Figure pour l’abrégé : Fig 1

公开(公告)号：FR3107357A1

公开(公告)日：2021-08-20

申请号：FR2001419

申请日：2020-02-13

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： PINON VINCENT

IPC: G01R31/40 ,  G01R19/165 ,  G01R31/28

Abstract: Un circuit de détection (10a, 10b) de perturbations de l'alimentation d'un circuit électronique, ledit circuit de détection étant connecté à une borne d'alimentation (12) fournissant une tension d'alimentation (Vcc), comprenant : - un comparateur de tension (14) comprenant une sortie (16), une première entrée (18) configurée pour recevoir une première tension de référence (Vref1) et une seconde entrée (20), - un amplificateur opérationnel à transconductance (24) comprenant une sortie (26) connectée à la seconde entrée (20), une entrée inverseuse (28) connectée à la sortie, et une entrée non-inverseuse (30) recevant une seconde tension de référence (Vref2), - un condensateur (22) en série entre une borne d'alimentation (12) et la seconde entrée (20),dans lequel un signal de détection (Vd) à la sortie (16) du comparateur de tension est représentatif du dépassement transitoire, par la tension d'alimentation (Vcc), d'une plage de variation définie par un écart en tension entre la première tension de référence et la seconde tension de référence. Figure pour l'abrégé : figure 1a

公开(公告)号：FR3107345A1

公开(公告)日：2021-08-20

申请号：FR2001538

申请日：2020-02-17

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： TUBERT CÉDRIC

IPC: G01B11/00

Abstract: Le dispositif (DISP) de synchronisation de l’émission et de la réception d’un signal lumineux pour un capteur (1) de temps de vol comprend un circuit de commande de puissance (8) configuré pour générer et transmettre un signal de puissance (S2) à partir d’un signal de commande (S1) du capteur, le signal de puissance étant configuré pour alimenter une matrice de pixels (9) du capteur, un module d’élaboration (10) d’un signal de synchronisation configuré pour élaborer le signal de synchronisation (S3) à partir du signal de commande et un moyen de commutation (19) configuré pour alimenter une source lumineuse (11) d’un dispositif d’émission (3) du signal lumineux, le module d’élaboration étant en outre configuré pour transmettre le signal de synchronisation au moyen de commutation de sorte que la durée d’élaboration et de transmission du signal de synchronisation et la durée de génération et de transmission du signal de puissance soient identiques. Figure pour l’abrégé : Fig 1

公开(公告)号：FR3097345B1

公开(公告)日：2021-06-25

申请号：FR1906337

申请日：2019-06-13

Applicant: STMICROELECTRONICS GRAND OUEST SAS ,  ST MICROELECTRONICS GRENOBLE 2

Inventor： PALLARDY LOIC ,  URZI IGNAZIO ANTONINO ,  DURET JEAN-FRANCIS

IPC: G06F13/16

Abstract: Le circuit intégré (CI) comprend une unité de traitement (13) configurée pour démarrer avec un jeu d’instructions de démarrage, puis pour déterminer la taille des instructions d’un programme applicatif (APP) et éventuellement redémarrer sur sa propre initiative, en étant reconfigurée, afin qu’elle exécute les instructions du programme applicatif. Une seule mémoire de démarrage est par conséquent nécessaire. Figure pour l’abrégé : Fig 1

公开(公告)号：FR3096796B1

公开(公告)日：2021-06-18

申请号：FR1905660

申请日：2019-05-28

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： MARTIN STEPHANE ,  DUTEY DENIS

IPC: G06F1/04 ,  G06F11/07 ,  G06F11/30

Abstract: Dispositif à plusieurs domaines d'horloge La présente description concerne un dispositif comprenant un premier circuit (102) configuré pour envoyer, à au moins un deuxième circuit (104), un signal comprenant des nombres séparés successivement d'une valeur constante, chaque deuxième circuit (104) étant dans un domaine d'horloge différent du domaine d'horloge du premier circuit (102), le signal étant envoyé, dans chacun des domaines d'horloge différents du domaine d'horloge du premier circuit (102), à un troisième circuit (108) configuré pour déterminer si les nombres successifs du signal reçu par le deuxième circuit (104) sont séparés de la valeur constante. Figure pour l'abrégé : Fig. 1

公开(公告)号：FR3104277A1

公开(公告)日：2021-06-11

申请号：FR1913749

申请日：2019-12-04

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： GIOVANNINI MICHAEL

IPC: G06F1/3234

Abstract: Système (1) comprenant une mémoire (8), la mémoire (8) comprenant une pluralité d’unités mémoires accessibles en écriture, chaque unité mémoire étant configurable :- dans un état de rétention dans lequel l’unité mémoire est capable de retenir des données jusqu’à une mise hors tension ultérieure de l’unité mémoire, et - dans un état de non-rétention dans lequel l’unité mémoire ne retient pas de données et consomme moins d’énergie que dans le premier état, le système comprenant par ailleurs un contrôleur (10) configuré pour configurer dans l’état de rétention toute unité mémoire de la mémoire ayant subi au moins un accès en écriture depuis sa dernière mise sous tension, et pour configurer dans l’état de non-rétention au moins une unité mémoire de la mémoire n’ayant subi aucun accès en écriture depuis sa dernière mise sous tension. Figure pour l’abrégé : Fig. 1