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公开(公告)号：KR1019970054442A
公开(公告)日：1997-07-31
申请号：KR1019950068643
申请日：1995-12-30
Applicant: 삼성전자주식회사
Inventor： 박강욱
IPC: H01L29/772
Abstract: 본 발명은 수직방향 동작을 하는 파워 접합 전계 효과 트랜지스터에 관하여 개시한다. 본 발명은 반도체 기판 상에 형성된 제1도전형의 매몰층과, 상기 매몰층 상에 형성된 에피층과, 상기 에피층에 형성된 제1도전형의 웰과, 상기 제1도전형의 웰에 형성된 복수의 트렌치들과, 상기 트렌치들의 측벽에 형성된 절연막과, 상기 절연막과 인접하여 상기 트렌치에 매몰된 제2도전형의 불순물 영역과, 상기 트렌치들의 사이의 상기 제1도전형의 웰에 형성된 제1도전형의 불순물 영역과, 상기 제1도전형의 불순물 영역 상에 인접한 상기 제1도전형의 불순물 영역과 콘택 절연막에 의하여 절연되어 형성된 소오스 전극과, 상기 제2도전형의 불순물 영역 상에 인접한 상기 제1도전형의 불순물 영역과 콘택 절연막에 의하여 절연되어 형성된 게이트 전극과, 상기 매몰층과 연결된 드레인 전극을 구비하는 것을 특징으로 하는 파워 접합 전계 효과 트랜지 터를 제공한다. 본 발명에 의한 접합 전계 효과 트랜지스터는 수직동작을 하므로 표면에 한정되는 부분은 소오스 전극과 게이트 전극만 있게 되어 집적도를 향상시킬 수 있다.
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公开(公告)号：KR1020150105056A
公开(公告)日：2015-09-16
申请号：KR1020140027239
申请日：2014-03-07
Applicant: 삼성전자주식회사
IPC: G01R31/26
CPC classification number: G11C5/06 , G11C5/02 , G11C5/025 , G11C8/14 , G11C29/1201 , G11C29/48 , G11C2029/5602
Abstract: 테스트 회로 어레이를 포함하는 반도체 장치에 관한 것이다. 반도체 장치는 테스트 회로 어레이 영역과, 상기 테스트 회로 어레이 영역 둘레의 패드 영역을 포함하는 반도체 기판, 상기 테스트 회로 어레이 영역의 상기 반도체 기판 상에 서로 수직하는 제 1 방향 및 제 2 방향을 따라 배열된 트랜지스터들, 상기 제 1 방향으로 연장되며, 상기 트랜지스터들의 소스 전극들과 전기적으로 연결되는 소스 라인들, 및 상기 제 1 방향으로 연장되며, 상기 트랜지스터들의 드레인 전극들과 전기적으로 연결되는 드레인 라인들을 포함하되, 상기 소스 라인들 및 상기 드레인 라인들 각각은, 제 1 폭을 가지며 상기 테스트 회로 어레이 영역에 배치되는 배선부와 상기 제 1 폭보다 큰 제 2 폭을 가지며 상기 패드 영역에 배치되는 패드부를 포함하되, 서로 인접한 상기 패드부들은 상기 테스트 회로 어레이 영역으로부터의 거리가 � ��로 다른 위치들에 배치되는 반도체 장치.
Abstract translation: 本发明涉及包括测试电路阵列的半导体器件。 半导体器件包括：半导体衬底，其包括测试电路阵列区域和测试电路阵列区域周围的焊盘区域; 在与第一方向垂直的第一方向和第二方向上配置在测试电路阵列区域的半导体衬底上的晶体管; 源极线，其在第一方向上延伸，并且电连接到晶体管的源极; 以及在第一方向上延伸并与晶体管的漏极电连接的漏极线。 源极线和漏极线各自包括具有第一宽度的布线部，并且布置在测试电路阵列区域上; 以及具有比第一宽度宽的第二宽度的焊盘部，并且布置在焊盘区域上。 相邻的焊盘部分被布置在与测试电路阵列区域不同的位置。
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公开(公告)号：KR1020080065826A
公开(公告)日：2008-07-15
申请号：KR1020070002957
申请日：2007-01-10
Applicant: 삼성전자주식회사
Abstract: A semiconductor device including an MOB(moisture/oxygen barrier) having an electrically disconnected region is provided to reduce general influence of noise upon a semiconductor device by avoiding a transfer of noise. A semiconductor device includes a digital region(110), an analog region(120) and an MOB(130) formed outside the peripheral part of the digital region and the analog region. The MOB includes a conductive line, and the conductive line includes an electrically disconnected region in its intermediate portion. The MOB can electrically be connected to an impurity implantation region of the substrate. The periphery of the MOB can be made of a material with a lower dielectric constant than a silicon oxide layer.
Abstract translation: 提供了包括具有电断开区域的MOB（水分/氧气阻挡层）的半导体器件，以通过避免噪声的转移来减少噪声对半导体器件的一般影响。 半导体器件包括数字区域（110），模拟区域（120）和形成在数字区域和模拟区域外围的MOB（130）。 MOB包括导线，并且导线在其中间部分包括电断开的区域。 MOB可以电连接到衬底的杂质注入区域。 MOB的周边可以由具有比氧化硅层低的介电常数的材料制成。
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公开(公告)号：KR1020070030016A
公开(公告)日：2007-03-15
申请号：KR1020050084748
申请日：2005-09-12
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L28/75 , H01L21/7687 , H01L23/5223
Abstract: A semiconductor device is provided to improve an RF characteristic by reducing the resistance of a via for interconnecting an electrode and an interconnection wherein the electrode is thickened. A first electrode(121) is positioned on a semiconductor substrate(110). A first dielectric layer(131) is positioned on the first electrode. A second electrode(123) is positioned on the first dielectric layer. A second dielectric layer(133) is positioned on the second electrode. A third electrode(125) is positioned on the second dielectric layer. A first electrode is electrically connected to the third electrode. The first, the second or the third electrode includes a barrier metal layer formed on its upper or lower surface. The second electrode is made of the same material as that of the barrier metal layer.
Abstract translation: 提供半导体器件以通过降低用于互连电极的通孔的电阻和电极增厚的互连来提高RF特性。 第一电极（121）位于半导体衬底（110）上。 第一电介质层（131）位于第一电极上。 第二电极（123）位于第一电介质层上。 第二电介质层（133）位于第二电极上。 第三电极（125）位于第二电介质层上。 第一电极与第三电极电连接。 第一，第二或第三电极包括在其上表面或下表面上形成的阻挡金属层。 第二电极由与阻挡金属层相同的材料制成。
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Patent Agency Ranking
公开(公告)号：KR1020060062487A
公开(公告)日：2006-06-12
申请号：KR1020040101343
申请日：2004-12-03
Applicant: 삼성전자주식회사
IPC: H01L29/70
CPC classification number: H01L29/1004 , H01L29/0804 , H01L29/41708 , H01L29/66234 , H01L29/73
Abstract: 바이폴라 트랜지스터 및 그 제조방법이 제공된다. 상기 바이폴라 트랜지스터는 반도체 기판 상의 컬렉터층을 구비한다. 상기 컬렉터층 내에 베이스 활성영역을 한정하는 소자분리막이 배치된다. 상기 베이스 활성영역의 상기 컬렉터층 내에 트렌치가 배치된다. 단결정 베이스층이 상기 트렌치를 갖는 상기 베이스 활성영역을 콘포말하게 덮는다. 에미터 전극이 상기 단결정 베이스층에 의하여 덮혀진 상기 트렌치를 채운다. 상기 에미터 전극 및 상기 단결정 베이스층 사이에 에미터층이 개재된다.
바이폴라 트랜지스터, 콜렉터 전류, 접합, 트렌치-
公开(公告)号：KR1020040110547A
公开(公告)日：2004-12-31
申请号：KR1020030039897
申请日：2003-06-19
Applicant: 삼성전자주식회사
Inventor： 박강욱
IPC: H01L29/73
CPC classification number: H01L29/66287 , H01L29/0804 , H01L29/0821 , H01L29/1004 , H01L29/732
Abstract: PURPOSE: A bipolar junction transistor and its fabricating method are provided to prevent degradation of a device by using an emitter region and an emitter electrode with the same crystal structure. CONSTITUTION: A base region(138) of a second conductive type is formed on a first collector region(104). A first conductive emitter region(116) is formed in the base region. An emitter electrode pattern(118) is formed to contact directly the emitter region. At the time, the emitter region and the emitter electrode pattern have the same crystal structure such as a single crystalline structure.
Abstract translation: 目的：提供一种双极结型晶体管及其制造方法，以通过使用具有相同晶体结构的发射极区域和发射极来防止器件劣化。 构成：第二导电类型的基极区域（138）形成在第一集电区域（104）上。 第一导电发射极区域（116）形成在基极区域中。 形成发射极电极图案（118）以直接与发射极区域接触。 此时，发射极区域和发射极电极图案具有与单晶结构相同的晶体结构。
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公开(公告)号：KR1020030047513A
公开(公告)日：2003-06-18
申请号：KR1020010078161
申请日：2001-12-11
Applicant: 삼성전자주식회사
IPC: H01L29/735
Abstract: PURPOSE: A bipolar device and a method for manufacturing the same are provided to be capable of minimizing the resistance between an Si emitter layer and an Si base layer, and improving current gain and operating speed by reducing the distance between the Si emitter and base layer. CONSTITUTION: An Si emitter layer(210e) is located on an SiGe base layer(208). An Si base layer(210b) is located at both sides of the Si emitter layer. An emitter electrode(226) and a base electrode(218) are connected with the Si emitter and base layer, respectively. An isolating layer(224) is located between the emitter and base electrode. At this time, the lower portion of the emitter electrode is extended to the lateral direction, so that the base electrode is overlapped at the upper portion of the extended emitter electrode and the entire lower surface of the emitter electrode contacts with the Si emitter layer.
Abstract translation: 目的：提供一种双极型器件及其制造方法，其能够使Si发射极层和Si基极层之间的电阻最小化，并且通过减小Si发射极和基极层之间的距离来改善电流增益和操作速度 。 构成：Si发射极层（210e）位于SiGe基极层（208）上。 Si基底层（210b）位于Si发射极层的两侧。 发射极（226）和基极（218）分别与Si发射极和基极层连接。 隔离层（224）位于发射极和基极之间。 此时，发射电极的下部向横向延伸，使得基极在扩展的发射电极的上部重叠，并且发射电极的整个下表面与Si发射极层接触。
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公开(公告)号：KR100270965B1
公开(公告)日：2000-12-01
申请号：KR1019980047656
申请日：1998-11-07
Applicant: 삼성전자주식회사
Inventor： 박강욱
IPC: H01L21/328
CPC classification number: H01L29/66287 , H01L29/1004 , H01L29/42304
Abstract: 본 발명의 고속 바이폴라 트랜지스터 및 그 제조방법에서는 기판 상에 이종(異種)의 절연막이 교대로 배치된 다층 절연막이 적층되고, 기판의 활성영역의 양측 가장자리에 에미터영역과 베이스영역을 한정하기 위한 트렌치가 형성되고 아울러 다층 절연막의 측면이 노출되고, 측방향 식각공정을 이용하여 다층 절연막의 홀수 번째 층의 측단에 홈이 형성되고, 홈 및 트렌치에 채워진 베이스전극용 다결정실리콘층에 자기정합하며 활성영역에 익스트린식 베이스영역이 형성되고, 익스트린식 베이스영역 상에 남은, 홈 내의 다결정실리콘층을 포함한 다층 구조의 패턴 내에 개구부가 형성되고, 개구부 내의 노출된 활성영역에 인트린식 베이스영역이 형성되고, 다층 구조의 패턴의 내측벽에 스페이서가 형성된, 에미터영역을 위한 개구부 내의 노출된 활� ��영역에 접촉하는 에미터전극용 다결정실리콘층의 패턴에 자기정합하며 인트린식 베이스영역에 에미터영역이 형성된다.
따라서 본 발명은 작은 사이즈의 에미터영역과 익스트린식 베이스영역을 형성할 수 있고, 대칭의 익스트린식 베이스영역을 형성할 수 있고, 베이스전극용 다결정실리콘의 패턴을 형성할 때 기판의 리세스 식각(recessed etching)을 방지할 수 있다. 그러므로 본 발명은 고속 바이폴라 트랜지스터의 신호처리능력을 향상시킴과 아울러 특성 산포를 줄일 수 있다.-
公开(公告)号：KR1020000031553A
公开(公告)日：2000-06-05
申请号：KR1019980047656
申请日：1998-11-07
Applicant: 삼성전자주식회사
Inventor： 박강욱
IPC: H01L21/328
CPC classification number: H01L29/66287 , H01L29/1004 , H01L29/42304
Abstract: PURPOSE: A high speed transistor of bipolar is provided to improve the capacity for treating a signal and to reduce the distribution of characteristic by forming a symmetric extrinsic base area and by preventing the recessed etching of a substrate. CONSTITUTION: First conductive typed extrinsic base areas(81) are formed in a certain area of the activated area on a first conductive substrate. And a first conductive intrinsic base area(83) is formed between the first conductive typed extrinsic base areas. And a first conductive crystalline silicon layer(79) is filled in a trench(75) formed in the activated area, and a first conductive crystalline silicon layer(79b) connected to the silicon layer in the trench is formed. Also, a second conductive typed emitter area(89) is formed in the intrinsic base area, and a second crystalline silicon layer(79a) is formed on a spacer(85) while contacting with the emitter area.
Abstract translation: 目的：提供高速双极晶体管，以提高处理信号的能力，并通过形成对称的非本征基极面积并防止衬底的凹陷蚀刻来减小特性分布。 构成：第一导电类型的非本征基区（81）形成在第一导电衬底上的激活区域的特定区域中。 并且在第一导电类型的外在基极区域之间形成第一导电本征基极区域（83）。 并且第一导电晶体硅层（79）填充在形成在激活区域中的沟槽（75）中，并且形成连接到沟槽中的硅层的第一导电晶体硅层（79b）。 此外，在本征基极区域中形成第二导电型发射极区域（89），并且在与发射极区域接触的同时在间隔物（85）上形成第二晶体硅层（79a）。
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