公开(公告)号：KR100393204B1

公开(公告)日：2003-07-31

申请号：KR1020000026182

申请日：2000-05-16

Applicant: 삼성전자주식회사

Inventor： 김정엽 ,  박영래 ,  하상록

IPC: H01L21/304

CPC classification number: B24B37/04 ,  B24B1/04 ,  B24B57/02

Abstract: In method and apparatus for supplying a slurry for a chemical mechanical polishing (CMP) process, a slurry pre-treatment is provided for minimizing the size of abrasive particles in the slurry. In the slurry supplying method, after applying acoustic energy to the slurry to de-agglomerate agglomerated abrasive particles within the slurry, any remaining oversized abrasive particles having a diameter greater than a reference size are filtered out from the slurry. The acoustic energy application step and the filtering step are repeatedly performed for a predetermined time period while circulating the slurry. The slurry supplying apparatus includes a tank for holding a slurry, acoustic energy sources for applying acoustic energy to the slurry held within the tank, a slurry circulating line for circulating the slurry drawn out of the tank, which is connected to the tank, a filter for filtering out abrasive particle clumps having a diameter greater than a reference size from the slurry, which is disposed in the slurry circulating line, and a slurry supplying line for supplying the slurry from the slurry circulating line to a CMP equipment.

Abstract translation: 在供应用于化学机械抛光（CMP）过程的浆料的方法和设备中，提供浆料预处理以最小化浆料中的磨粒的尺寸。 在浆料供应方法中，在向浆料施加声能以使浆料内的团聚磨粒解凝聚之后，从浆料滤出任何剩余的具有大于参考尺寸的直径的超大磨料颗粒。 在使浆料循环的同时，重复执行声能施加步骤和过滤步骤预定的时间段。 浆料供应装置包括用于容纳浆料的容器，用于向容纳在容器内的浆液施加声能的声能源，用于使从容器中抽出的浆液循环的浆液循环管线，该容器连接到容器，过滤器 用于从设置在浆料循环管线中的浆料中滤出直径大于参考尺寸的磨粒团块和用于将浆料从浆料循环管线供应到CMP设备的浆料供应管线。

公开(公告)号：KR1020030048998A

公开(公告)日：2003-06-25

申请号：KR1020010079063

申请日：2001-12-13

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  하상록 ,  윤보언

IPC: H01L27/108

Abstract: PURPOSE: A method for fabricating a cylindrical capacitor of a semiconductor device is provided to make a cylinder have a uniform height, and to minimize damage to the upper portion of the cylinder by performing a slight chemical mechanical polishing(CMP) process on a buried insulation layer after an etch-back process or a CMP process is performed on the buried insulation layer. CONSTITUTION: A mold insulation layer pattern(109a) exposing a contact plug(105) is formed on an interlayer dielectric(103) on a semiconductor substrate(101). A conductive layer(111) for a storage electrode having a concave groove is formed on the semiconductor substrate along the mold insulation layer pattern. The buried insulation layer is formed on the conductive layer for the storage electrode to sufficiently fill the concave groove. An etch-back process or a CMP process is performed on the buried insulation layer to form a buried insulation layer pattern(113a) in the concave groove. A slight CMP process is performed on the conductive layer and the buried insulation layer pattern to form a cylindrical storage electrode separated into cells. The mold insulation layer pattern and the buried insulation layer pattern are eliminated. A dielectric layer and a plate electrode are formed on the storage electrode.

Abstract translation: 目的：提供一种用于制造半导体器件的圆柱形电容器的方法，以使圆筒具有均匀的高度，并且通过对掩埋绝缘进行微小的化学机械抛光（CMP）处理来最小化对圆筒上部的损坏 在掩埋绝缘层上执行回蚀处理或CMP处理之后的层。 构成：在半导体衬底（101）上的层间电介质（103）上形成暴露接触插塞（105）的模具绝缘层图案（109a）。 在半导体衬底上沿着模具绝缘层图案形成用于具有凹槽的存储电极的导电层（111）。 掩埋绝缘层形成在用于存储电极的导电层上以充分填充凹槽。 对掩埋绝缘层进行回蚀处理或CMP处理，以在凹槽中形成掩埋绝缘层图案（113a）。 在导电层和掩埋绝缘层图案上进行轻微的CMP工艺以形成分离成电池的圆柱形存储电极。 消除了模具绝缘层图案和掩埋绝缘层图案。 在存储电极上形成介电层和平板电极。

公开(公告)号：KR1020020044737A

公开(公告)日：2002-06-19

申请号：KR1020000073806

申请日：2000-12-06

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  김호영 ,  황홍규

IPC: H01L21/302

CPC classification number: B24B53/017 ,  H01L21/67046

Abstract: PURPOSE: A CMP(Chemical Mechanical Polishing) equipment including a conditioning cleaner is provided to minimize micro-scratches of a polishing pad by removing various polishing residues remaining between diamond pellets on the surface of a conditioning disc by using a brush on a cleaner. CONSTITUTION: A CMP equipment comprises a polishing pad(44), a conditioner(50) including a conditioning disc(52) for conditioning the polishing pad(44), and a conditioning parking bath(54) having a conditioning cleaner(80) for cleansing the conditioning disc(52). The conditioning cleaner(80) further includes a brush part made of a multiple of brushes for removing various polishing residues from the conditioning disc(52) by contacting and pressurizing the brush part to the surface of the conditioning disc(52), thereby reducing micro-scratches of the polishing pad(44).

Abstract translation: 目的：提供包括调理清洁剂的CMP（化学机械抛光）设备，通过使用清洁剂上的刷子除去在调理盘表面上的金刚石颗粒之间残留的各种抛光残渣，以最小化抛光垫的微划痕。 构造：CMP设备包括抛光垫（44），包括用于调节抛光垫（44）的调节盘（52）的调节器（50）和具有调节清洁器（80）的调节停车浴（54） 清洁调理盘（52）。 调理清洁器（80）还包括由多个刷子制成的刷子部分，用于通过使刷部件接触和加压到调节盘（52）的表面来从调节盘（52）中除去各种抛光残留物，从而减少微调 - 抛光垫（44）。

公开(公告)号：KR1020020036580A

公开(公告)日：2002-05-16

申请号：KR1020000066828

申请日：2000-11-10

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  김정엽 ,  윤보언 ,  하상록

IPC: H01L21/31

CPC classification number: H01L21/76897 ,  H01L21/76895

Abstract: PURPOSE: A method for fabricating a contact pad of a semiconductor device is provided to simplify a fabricating process, by omitting a dry etch process performed after a conductive material for a contact pad is deposited and by reducing two chemical mechanical polishing(CMP) processes to one process. CONSTITUTION: A gate structure(120) including a gate upper insulation layer(122) is formed on a semiconductor substrate(100). A stopping layer(104) is formed along a step on the entire surface of the semiconductor substrate by a blanket method. An interlayer dielectric(106) is deposited on the semiconductor substrate having the stopping layer. The interlayer dielectric is planarized to expose at least the gate upper insulation layer by using a material having high selectivity regarding the gate upper insulation layer and the interlayer dielectric. The interlayer dielectric in a region of the contact pad in the semiconductor substrate is etched by performing a photolithography process regarding the semiconductor substrate. The conductive material for the contact pad covering the entire surface of the semiconductor substrate is deposited. A planarization process is performed by using a material having high selectivity regarding the gate upper insulation layer and the conductive material for the contact pad.

Abstract translation: 目的：提供一种用于制造半导体器件的接触焊盘的方法，以简化制造工艺，省略在用于接触焊盘的导电材料沉积之后进行的干蚀刻工艺，并且通过将两个化学机械抛光（CMP）工艺减少到 一个过程 构成：在半导体衬底（100）上形成包括栅极上绝缘层（122）的栅极结构（120）。 在半导体衬底的整个表面上通过毯式方法沿着台阶形成停止层（104）。 在具有停止层的半导体衬底上沉积层间电介质（106）。 通过使用对栅极上绝缘层和层间电介质具有高选择性的材料，使层间电介质平坦化以至少露出栅极上绝缘层。 通过对半导体衬底进行光刻处理来蚀刻半导体衬底中的接触焊盘的区域中的层间电介质。 覆盖覆盖半导体基板的整个表面的接触焊盘的导电材料被沉积。 通过使用对栅极上绝缘层和用于接触焊盘的导电材料具有高选择性的材料来进行平坦化处理。

公开(公告)号：KR1020010111745A

公开(公告)日：2001-12-20

申请号：KR1020000032393

申请日：2000-06-13

Applicant: 삼성전자주식회사

Inventor： 황홍규 ,  박영래 ,  김정엽 ,  윤보언 ,  하상록

IPC: H01L21/31

Abstract: 커패시터 영역과 코아영역의 단차문제를 완화하면서, 커패시터 영역의 가장자리에 형성된 커패시터가 식각이나 화학기계적 연마공정으로 인해 손상받는 것을 억제할 수 있는 손상방지용 절연막을 이용한 반도체 소자의 제조방법에 관해 개시한다. 이를 위해 본 발명은, 커패시터영역과 코아영역에 단차가 형성된 반도체 기판을 준비하는 단계와, 상기 반도체기판 위에 층간절연막을 형성하는 단계와, 상기 층간절연막 위에 손상방지용 절연막을 형성하는 단계와, 상기 커패시터 영역의 층간절연막이 노출되도록 상기 손상방지용 절연막을 화학기계적 연마로 평탄화하는 단계와, 상기 코아영역의 손상방지용 절연막이 제거될 때까지 습식식각을 진행하는 단계를 구비하는 것을 특징으로 하는 커패시터 영역의 손상을 방지하기 위한 반도체 소자의 제조방법을 제공한다.

公开(公告)号：KR1020010091086A

公开(公告)日：2001-10-23

申请号：KR1020000012428

申请日：2000-03-13

Applicant: 삼성전자주식회사

Inventor： 김정엽 ,  박영래 ,  하상록

IPC: H01L21/31

CPC classification number: H01L21/31053

Abstract: PURPOSE: A planarizing method of semiconductor devices is provided to improve a planarization by using single-step CMP(Chemical Mechanical Polishing) using a ceria-based slurry. CONSTITUTION: A nitride pattern(112) is formed on a semiconductor substrate(110). An oxide layer(122) is formed on the entire surface of the semiconductor substrate(110) having the nitride pattern. A sacrificial insulating layer(130) having an upper surface(130a) is formed on the oxide layer(122). The sacrificial insulating layer(130) and the oxide layer(122) are polished by CMP using a ceria-based slurry and using the nitride pattern(112) as a stopper.

Abstract translation: 目的：提供半导体器件的平面化方法，通过使用使用二氧化铈基浆料的单步CMP（化学机械抛光）来改善平面化。 构成：在半导体衬底（110）上形成氮化物图案（112）。 在具有氮化物图案的半导体衬底（110）的整个表面上形成氧化物层（122）。 在氧化物层（122）上形成具有上表面（130a）的牺牲绝缘层（130）。 牺牲绝缘层（130）和氧化物层（122）通过CMP使用二氧化铈基浆料并使用氮化物图案（112）作为塞子来抛光。

公开(公告)号：KR100238213B1

公开(公告)日：2000-01-15

申请号：KR1019960052392

申请日：1996-11-06

Applicant: 삼성전자주식회사

Inventor： 박계선 ,  박영래

IPC: H01L21/00

Abstract: 본 발명은 반도체장치의 제조과정에 사용되는 슬러리 공급장치 및 이 장치를 이용한 슬러리 공급방법에 관해 개시한다. 슬러리 공급튜브에 슬러리 응집 방지 수단을 구비한다. 따라서 슬러리 공급튜브내의 슬러리의 응집을 항시 방지할 수 있고 이 장치를 사용하여 슬러리를 공급함에 따라 양질의 응집이 배제된 슬러리를 폴리싱 패드에 공급하여 웨이퍼의 스크래치를 방지할 수 있다.

公开(公告)号：KR100674894B1

公开(公告)日：2007-01-26

申请号：KR1020000031032

申请日：2000-06-07

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  김정엽 ,  윤보언

IPC: H01L21/302

Abstract: 균일도(uniformity)를 개선하고, 커패시터 하부전극의 높이를 높여 커패시턴스를 늘릴 수 있는 2단계 화학기계적 연마를 통한 하부전극층 분리방법에 관해 개시한다. 이를 위해 본 발명은, 제1 절연막이 형성된 반도체 기판에 매몰 콘택홀을 형성하고 상기 매몰 콘택홀을 채우는 플러그를 형성하는 공정과, 상기 매몰 콘택 플러그가 형성된 반도체 기판 위에 식각정지층, 제2 절연막 및 캡핑층을 순차적으로 형성하는 공정과, 상기 식각정지층, 제2 절연막 및 캡핑층을 패터닝하여 상기 매몰 콘택 플러그를 노출시키는 오목형상의 제2 절연막 패턴을 형성하는 공정과, 상기 제2 절연막 패턴이 형성된 반도체 기판 위에 하부전극층 및 충진용 제3 절연막 패턴을 형성하는 공정과, 상기 하부전극층이 노출되도록 제1 연마제를 이용하여 1차 화학기계적 연마를 진행하는 공정과, 상기 제2 절연막 표면이 노출되도록 제2 연마제를 이용하여 2차 화학기계적 연마를 진행하는 공정을 구비하는 것을 특징으로 하는 2단계 화학기계적 연마를 통한 하부전극층 분리방법을 제공한다.

公开(公告)号：KR1020050116716A

公开(公告)日：2005-12-13

申请号：KR1020040041866

申请日：2004-06-08

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  홍창기 ,  이재동

IPC: H01L27/108

CPC classification number: H01L28/90 ,  H01L27/10855

Abstract: 셀 영역과 주변 영역으로 구분된 반도체 기판 콘택홀을 갖는 몰드막 패턴과 하드 마스크막 패턴을 형성한다. 하부 전극을 하드 마스크막 패턴과 콘택홀의 내벽 상을 따라 형성한다. 캡핑막을 하드 마스크막 패턴 상에 형성하여 콘택홀 내를 캡핑막으로 매립한다. 주변 영역 상의 하드 마스크막 패턴이 노출될 때까지 캡핑막을 제거한다. 캡핑막을 식각 저지막으로 하여 노출된 하드 마스크막 패턴을 식각하여, 몰드막 패턴의 표면을 노출시킨다. 노출된 몰드막 패턴의 표면까지 캡핑막과 하부 전극 및 셀 영역 상의 하드 마스크막 패턴을 제거하여, 하부 전극을 분리시킨다. 캡핑막과 몰드막을 제거한 후, 하부 전극 상을 따라 유전막과 상부 전극을 순차적으로 형성한다. 하부 전극은 주변 영역 상의 하드 마스크막 패턴의 두께만큼만 제거됨으로써, 하부 전극은 최대한 높은 높이를 갖게 된다.

公开(公告)号：KR1020050116282A

公开(公告)日：2005-12-12

申请号：KR1020040041437

申请日：2004-06-07

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  고영호 ,  홍창기

IPC: H01L27/108

CPC classification number: H01L27/10894 ,  H01L27/10852 ,  H01L28/91

Abstract: 캐패시터 하부전극으로 금속을 사용하는 실린더형 캐패시터 하부전극 형성 방법이 개시된다. 본 발명의 금속 캐패시터 하부전극 형성 방법은 실린더형 금속 하부전극의 내벽을 보호하기 위해 금속 캐핑막을 사용한다. 희생절연막이 패터닝되어 하부전극 형성을 위한 개구부가 형성되고 금속 하부전극막 및 금속 캐핑막이 순차적으로 형성된다. 인접한 금속 하부전극들이 전기적으로 격리하기 위해서, 희생절연막이 노출될 때까지 금속 캐핑막 및 금속 하부전극막이 동시에 평탄화 식각된다. 희생절연막 및 개구부 내에 잔존하는 금속 캐핑막이 제거되어 내외벽을 가지는 실린더형 금속 하부전극이 완성된다. 이 같은 본 발명에 따르면, 금속 캐핑막 및 금속 하부전극막이 희생절연막에 대해서 동시에 평탄화 식각될 수 있어 하부전극 분리를 위한 공정이 단순해진다.