公开(公告)号：KR100618802B1

公开(公告)日：2006-09-08

申请号：KR1020000012428

申请日：2000-03-13

Applicant: 삼성전자주식회사

Inventor： 김정엽 ,  박영래 ,  하상록

IPC: H01L21/31

CPC classification number: H01L21/31053

Abstract: 연마제로서 세리아 계열의 슬러리를 사용하는 CMP 방법에 의해 반도체 소자를 평탄화하는 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 질화막 패턴을 형성한다. 상기 질화막 패턴이 형성된 상기 반도체 기판 전면에 산화막을 형성한다. 상기 산화막 위에 국부 단차가 없는 상면을 가지는 희생 절연막을 형성한다. 상기 질화막 패턴을 스토퍼(stopper)로 하여 세리아 슬러리를 사용하는 CMP(Chemical Mechanical Polishing) 방법에 의하여 상기 절연막 및 산화막을 폴리싱한다.

公开(公告)号：KR1020030037064A

公开(公告)日：2003-05-12

申请号：KR1020010068158

申请日：2001-11-02

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  윤보언 ,  황홍규

IPC: H01L21/304

Abstract: PURPOSE: A carrier of chemical mechanical polishing equipment including a slurry feeding part is provided to prevent supplied polishing slurry from being unnecessarily wasted by installing the slurry feeding part in the outer circumference of a carrier body and by installing a gas outflow unit capable of supplying a gas curtain to the outer circumference of the slurry feeding part. CONSTITUTION: The carrier body(100) holds and rotates a wafer(200) to make the wafer contact the surface of a polishing pad(180). The slurry feeding part(160) supplies polishing slurry to a place near a contact surface between the wafer and the polishing pad, installed in a side part of the carrier body. A gas blower(300) provides the gas curtain for preventing the supplied polishing slurry from being pushed to the outside, installed in the outside of the outer circumference of the slurry feeding part in the side part of the carrier body.

Abstract translation: 目的：提供一种包括浆料供给部分的化学机械抛光设备的载体，以防止在载体主体的外周安装浆料供给部件并且安装能够提供 气幕到浆料进料部分的外周。 构成：承载体（100）保持和旋转晶片（200）以使晶片接触抛光垫（180）的表面。 浆料供给部（160）将抛光浆料供给到安装在载体主体的侧部的晶片与抛光垫之间的接触面附近的位置。 气体鼓风机（300）提供气幕，用于防止供应的抛光浆料被推到安装在载体主体的侧部中的浆料供给部分的外周的外侧。

公开(公告)号：KR100363093B1

公开(公告)日：2002-12-05

申请号：KR1020000043680

申请日：2000-07-28

Applicant: 삼성전자주식회사

Inventor： 남지원 ,  박기종 ,  황홍규 ,  배준식 ,  박영래 ,  김정엽 ,  윤보언 ,  하상록

IPC: H01L21/3105

Abstract: 반도체 소자의 층간 절연막 평탄화 방법을 제공한다. 본 발명은 복수개의 단위 셀들이 형성된 셀 블록들과 그 주위의 다른 영역을 포함하는 칩 영역이 복수개 형성된 반도체 기판의 전면에 상기 셀블록들 상의 고단차 영역과 다른 영역 상의 저단차 영역을 가지는 층간 절연막을 형성한다. 이어서, 상기 층간 절연막 상에 상기 고단차 영역을 노출시키는 셀 오픈 영역을 갖는 마스크 패턴을 형성 한 후, 이를 식각 마스크로 상기 고단차 영역을 부분 식각하여 고단차 영역과 저단차 영역의 단차를 줄인다. 상기 식각 마스크로 이용된 마스크 패턴을 제거한 후, 상기 부분식각된 고단차 영역과 저단차 영역의 층간 절연막을 화학기계적연마하여 평탄화한다. 특히, 본 발명은 상기 셀 오픈 영역의 모양이나 면적을 셀 블록별로 다르게 하거나, 하나의 셀 블록 내에서도 상기 셀 블록의 엣지로부터의 이격거리를 서로 다르게 형성하여 칩 영역의 전체에 걸쳐 연마 균일도를 향상시킬 수 있다.

公开(公告)号：KR1020010106658A

公开(公告)日：2001-12-07

申请号：KR1020000027503

申请日：2000-05-22

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  김정엽 ,  윤보언 ,  김광복 ,  부재필 ,  이종원 ,  하상록 ,  김경현 ,  홍창기

IPC: H01L21/304

CPC classification number: H01L21/76224 ,  B24B37/044 ,  C09G1/02 ,  H01L21/31053

Abstract: 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 소수성을 띠는 물질층, 예를 들어 폴리실리콘층을 정지막으로 하여, 그 노출 표면이 친수성을 띠는 피연마 물질층, 예를 들어 실리콘산화막을 연마할 시 유용하게 사용할 수 있는 슬러리가 제공되며, 상기 슬러리는 물, 연마입자 및 친수성 작용기와 소수성 작용기를 동시에 갖는 폴리머 첨가제를 포함한다.

公开(公告)号：KR1019990075168A

公开(公告)日：1999-10-15

申请号：KR1019980009227

申请日：1998-03-18

Applicant: 삼성전자주식회사

Inventor： 이종원 ,  박영래 ,  윤보언

IPC: H01L21/31

Abstract: 콘택 플러그 형성시 식각 선택비를 조절하여 층간절연막을 평탄화시키는 방법에 관하여 개시한다. 본 발명에서는 복수의 패턴이 형성된 셀 어레이 영역과, 셀 어레이 영역에 비하여 패턴 형성 밀도가 낮은 주변 회로 영역을 갖춘 반도체 기판 전면에 층간절연막을 형성한다. 상기 셀 어레이 영역에서 상기 반도체 기판의 상면을 일부 노출시키는 콘택홀을 형성한다. 상기 결과물 전면에 상기 콘택홀을 채우기에 충분한 두께로 도핑된 폴리실리콘층을 형성한다. 상기 층간절연막보다 도핑된 폴리실리콘의 식각 선택비가 더 큰 식각 가스를 사용하여 셀 어레이 영역에서 상기 층간절연막의 상면이 노출될 때까지 상기 도핑된 실리콘층을 선택적으로 에치백하여, 상기 콘택홀 내에 제1 폴리실리콘 잔류층을 형성하고, 주변 회로 영역 위에 제2 폴리실리콘 잔류층을 형성한다. 도핑된 폴리실리콘보다 상기 층간절연막의 식각 선택비가 더 큰 식각 가스를 사용하여 상기 층간절연막의 노출된 부분을 선택적으로 에치백한다. 도핑된 폴리실리콘과 상기 층간절연막에 대하여 식각 선택비 차이가 없는 슬러리를 사용하여 셀 어레이 영역과 주변 회로 영역을 연마하여, 상기 콘택홀 내에 폴리실리콘 플러그가 형성된 상태로 평탄화된 층간절연막을 형성한다.

公开(公告)号：KR1020050117713A

公开(公告)日：2005-12-15

申请号：KR1020040042897

申请日：2004-06-11

Applicant: 삼성전자주식회사

Inventor： 고영호 ,  박영래 ,  홍창기

IPC: H01L21/304

CPC classification number: C09G1/04 ,  H01L21/3212

Abstract: 실린더형 캐패시터 하부전극 형성 방법이 개시된다. 절연막을 패터닝하여 하부전극을 한정하는 개구부를 형성한다. 개구부를 따라 하부전극으로 사용되는 도전막을 콘포말하게 형성한다. 도전막을 형성한 직후 연마제를 포함하지 않는 슬러리를 사용하여 평탄화 공정을 진행하여 개구부밖의 도전막을 제거한다.
이 같은 본 발명에 따르면 공정이 단순해지고 연마제 사용에 따른 문제점들을 근본적으로 피할 수 있다.

公开(公告)号：KR1020050013818A

公开(公告)日：2005-02-05

申请号：KR1020030052393

申请日：2003-07-29

Applicant: 삼성전자주식회사

Inventor： 이재동 ,  홍창기 ,  박영래

IPC: H01L21/8242

Abstract: PURPOSE: A method of fabricating a cylinder type capacitor of a semiconductor device is provided to form a capacitor having a high and uniform capacitance by improving node separation processes. CONSTITUTION: A first interlayer dielectric(110) having a contact plug(105) is formed on a semiconductor substrate(100). A second interlayer dielectric and a hard mask layer are formed on the first interlayer dielectric. A photoresist layer having a plurality of openings are formed on the hard mask layer. A hard mask layer pattern is formed by etching the hard mask layer. A second interlayer dielectric pattern(120) for defining a plurality of holes is formed by etching the second interlayer dielectric. An upper surface of the second interlayer dielectric pattern is exposed by removing the hard mask pattern. A bottom electrode conductive layer(135) is formed on inner parts of the holes. A plurality of bottom electrodes are formed by removing the bottom electrode conductive layer. An upper surface of the bottom electrode is exposed by removing the second interlayer dielectric pattern. A dielectric layer and a top electrode are formed on the upper surface of the bottom electrode.

Abstract translation: 目的：提供一种制造半导体器件的圆柱型电容器的方法，以通过改进节点分离过程来形成具有高且均匀电容的电容器。 构成：在半导体衬底（100）上形成具有接触插塞（105）的第一层间电介质（110）。 在第一层间电介质上形成第二层间电介质和硬掩模层。 在硬掩模层上形成具有多个开口的光致抗蚀剂层。 通过蚀刻硬掩模层形成硬掩模层图案。 通过蚀刻第二层间电介质形成用于限定多个孔的第二层间电介质图案（120）。 通过去除硬掩模图案来暴露第二层间电介质图案的上表面。 底部电极导电层（135）形成在孔的内部。 通过去除底部电极导电层形成多个底部电极。 通过去除第二层间电介质图案来暴露底部电极的上表面。 电介质层和顶电极形成在底电极的上表面上。

公开(公告)号：KR100378180B1

公开(公告)日：2003-03-29

申请号：KR1020000027503

申请日：2000-05-22

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  김정엽 ,  윤보언 ,  김광복 ,  부재필 ,  이종원 ,  하상록 ,  김경현 ,  홍창기

IPC: H01L21/304

CPC classification number: H01L21/76224 ,  B24B37/044 ,  C09G1/02 ,  H01L21/31053

Abstract: 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 소수성을 띠는 물질층, 예를 들어 폴리실리콘층을 정지막으로 하여, 그 노출 표면이 친수성을 띠는 피연마 물질층, 예를 들어 실리콘산화막을 연마할 시 유용하게 사용할 수 있는 슬러리가 제공되며, 상기 슬러리는 물, 연마입자 및 친수성 작용기와 소수성 작용기를 동시에 갖는 폴리머 첨가제를 포함한다.

公开(公告)号：KR1020030018743A

公开(公告)日：2003-03-06

申请号：KR1020010053272

申请日：2001-08-31

Applicant: 삼성전자주식회사

Inventor： 박영래 ,  윤보언

IPC: H01L27/04

Abstract: PURPOSE: A method for fabricating a semiconductor device including a capacitor is provided to improve capacitance by minimizing the power consumption of a lower electrode. CONSTITUTION: An insulating layer pattern is formed on a semiconductor substrate in order to define a hole. A conductive layer is formed on an entire surface of the resultant including the insulating layer pattern. A capping layer is formed on the entire surface of the resultant including the conductive layer. The conductive layer is partially exposed by performing a CMP(Chemical Mechanical Polishing) process. A lower electrode(130a) is formed by etching an upper portion of the conductive layer. The insulating layer pattern and the capping layer of the hole are removed from the resultant including the lower electrode(130a). A dielectric layer(140) and an upper electrode(145) are formed on the lower electrode(130a).

Abstract translation: 目的：提供一种制造包括电容器的半导体器件的方法，以通过使下电极的功耗最小化来改善电容。 构成：为了形成孔，在半导体衬底上形成绝缘层图案。 在包括绝缘层图案的结果的整个表面上形成导电层。 在包括导电层的结果的整个表面上形成覆盖层。 通过执行CMP（化学机械抛光）工艺来部分地暴露导电层。 通过蚀刻导电层的上部形成下电极（130a）。 从包括下电极（130a）的结果中去除绝缘层图案和孔的覆盖层。 电介质层（140）和上电极（145）形成在下电极（130a）上。

公开(公告)号：KR100343146B1

公开(公告)日：2002-07-05

申请号：KR1020000065049

申请日：2000-11-02

Applicant: 삼성전자주식회사

Inventor： 황홍규 ,  박영래 ,  김정엽 ,  전정식 ,  윤보언 ,  하상록

IPC: H01L21/336

Abstract: 게이트 전극용 도전층을 필드산화막에 의해 리세스(recess) 된 활성영역에 다마신 구조 형성되는 반도체 소자 및 그 형성방법을 설명한다. 본 발명에 의하면, 활성영역에서는 게이트전극용 도전층이 형성되고 비활성영역에서는 게이트 전극용 도전층이 형성되지 않기 때문에 후속공정에서 층간절연막을 증착할 때, 층간절연막의 두께를 줄여서 층간절연막 내부에서 보이드(void)가 발생하는 것을 억제하고, 활성영역의 바닥면에 선택적 성장에 의한 폴리실리콘막을 다시 성장시키기 때문에 활성영역의 바닥면에서 발생되는 마이크로 스크래치(micro scratch), 피팅(pitting) 및 스트링거의 영향을 최소화시킬 수 있다.