公开(公告)号：KR100725369B1

公开(公告)日：2007-06-07

申请号：KR1020050134428

申请日：2005-12-29

Applicant: 삼성전자주식회사

Inventor： 이장희 ,  박재화 ,  이창원 ,  김병희 ,  차태호 ,  박희숙

IPC: H01L21/336

Abstract: 반도체 기판과 반도체 기판 상에 형성된 도우프된 도전막을 포함하는 반도체 소자가 제공된다. 확산 배리어막이 도우프된 도전막 상에 형성된다. 확산 배리어막은 비정질 반도체 물질을 포함한다. 오믹 콘택막이 확산 배리어막 상에 형성된다. 금속 배리어막이 오믹 콘택막 상에 형성된다. 금속막이 금속 배리어막 상에 형성된다.
비정질 실리콘막, 불순물이 도우프된 다결정 실리콘막, 반전 커패시턴스

公开(公告)号：KR1020070034333A

公开(公告)日：2007-03-28

申请号：KR1020050088905

申请日：2005-09-23

Applicant: 삼성전자주식회사

Inventor： 이장희 ,  박재화 ,  박희숙 ,  김병희

IPC: H01L21/24 ,  H01L21/205

CPC classification number: H01L21/32053 ,  C23C16/42 ,  C23C16/4404 ,  H01L21/28061 ,  H01L29/517 ,  H01L29/6659

Abstract: A method of forming a tungsten silicide layer and a related method of fabricating a semiconductor element. The method of forming the tungsten silicide layer includes forming a pre-coating layer within a CVD process chamber by injecting a tungsten source gas (A) and a silicon source gas (B) at a flow ratio (A/B) of 1/50 or less, and thereafter loading a semiconductor substrate into the CVD process chamber in which the precoating layer is formed, and injecting additional tungsten source gas and silicon source gas to form the tungsten silicide layer on the semiconductor substrate.

Abstract translation: 一种形成硅化钨层的方法和制造半导体元件的相关方法。 形成硅化钨层的方法包括通过以1/50的流量比（A / B）注入钨源气体（A）和硅源气体（B），在CVD处理室内形成预涂层 然后将半导体衬底装载到其中形成预涂层的CVD工艺腔室中，并且注入额外的钨源气体和硅源气体以在半导体衬底上形成硅化钨层。

公开(公告)号：KR100654358B1

公开(公告)日：2006-12-08

申请号：KR1020050073415

申请日：2005-08-10

Applicant: 삼성전자주식회사

Inventor： 박희숙 ,  이장희 ,  박재화 ,  이병학 ,  차태호 ,  성금중 ,  임동찬

IPC: H01L21/336

Abstract: A semiconductor integrated circuit device is provided to optimizing the capabilities of an N-type transistor and a P-type transistor by selectively forming an ohmic layer only in an N-type transistor whereas the ohmic layer is not formed in a P-type transistor. An N-type transistor region and a P-type transistor region are defined in a substrate(105). An N-type transistor(100) is formed in the N-type transistor region wherein a source/drain region(160), polysilicon and a metal layer(136) are stacked in the N-type transistor, including a gate electrode having an ohmic layer(132) and a barrier layer(134) between the polysilicon and the metal layer. A P-type transistor(101) is formed in the P-type transistor region wherein polysilicon and a metal layer are stacked in the P-type transistor, including a gate electrode having a barrier layer between the polysilicon and the metal layer. The polysilicon of the N-type transistor is N-type polysilicon(120N), and the polysilicon of the P-type transistor is P-type polysilicon(120P).

Abstract translation: 提供半导体集成电路器件以通过仅在N型晶体管中选择性地形成欧姆层而不在P型晶体管中形成欧姆层来优化N型晶体管和P型晶体管的能力。 N型晶体管区域和P型晶体管区域被限定在衬底（105）中。 在N型晶体管区域中形成N型晶体管（100），其中在N型晶体管中堆叠源极/漏极区域（160），多晶硅和金属层（136），所述N型晶体管包括具有 欧姆层（132）和位于多晶硅和金属层之间的阻挡层（134）。 在其中多晶硅和金属层堆叠在P型晶体管中的P型晶体管区域中形成P型晶体管（101），该P型晶体管包括在多晶硅和金属层之间具有阻挡层的栅电极。 N型晶体管的多晶硅为N型多晶硅（120N），P型晶体管的多晶硅为P型多晶硅（120P）。

公开(公告)号：KR100615602B1

公开(公告)日：2006-08-25

申请号：KR1020040073984

申请日：2004-09-15

Applicant: 삼성전자주식회사

Inventor： 박재화 ,  문광진 ,  최길현 ,  이상우 ,  김정태 ,  이장희

IPC: H01L21/205 ,  H01L21/31

CPC classification number: H01L21/28556 ,  H01L21/76843 ,  H01L21/76849 ,  H01L21/76862 ,  H01L28/60

Abstract: 매끄러운 표면(Smooth Surface)을 갖는 타이타늄 나이트라이드 막의 형성방법들 및 이를 이용한 반도체 장치의 형성방법들을 제공한다. 상기 형성방법들은 타이타늄 나이트라이드 막의 표면을 매끄럽게 형성해서 이를 반도체 개별 소자들에 적용할 수 있는 방안을 제공해준다. 이를 위해서, 반도체 기판 상에 층간절연막을 형성한다. 상기 층간절연막을 갖는 반도체 기판을 증착 장비의 공정 챔버 내 안착시킨다. 상기 증착 장비의 공정 챔버에 금속 소스 및 질소 소스를 유입시킨다. 상기 질소 소스 및 금속 소스를 반응시켜서 층간절연막을 덮는 타이타늄 나이트라이드 막을 형성한다. 이때에, 상기 금속 소스 대 질소 소스의 비는 공정 챔버 내에서 1 이상이 되도록 형성한다.
금속 소스, 질소 소스, 타이타늄 나이트라이드 막, 공정 챔버, 증착 장비.

公开(公告)号：KR1020060025326A

公开(公告)日：2006-03-21

申请号：KR1020040074074

申请日：2004-09-16

Applicant: 삼성전자주식회사

Inventor： 윤선필 ,  이창원 ,  손웅희 ,  최길현 ,  유종렬 ,  임동찬 ,  박재화 ,  이병학 ,  박희숙

IPC: H01L27/115

CPC classification number: H01L27/11526 ,  H01L21/82345 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/11546 ,  H01L21/28273

Abstract: A semiconductor device includes a first conductive layer on a semiconductor substrate, a dielectric layer including a high-k dielectric material on the first conductive layer, a second conductive layer including polysilicon doped with P-type impurities on the dielectric layer, and a third conductive layer including a metal on the second conductive layer. In some devices, a first gate structure is formed in a main cell region and includes a tunnel oxide layer, a floating gate, a first high-k dielectric layer, and a control gate. The control gate includes a layer of polysilicon doped with P-type impurities and a metal layer. A second gate structure is formed outside the main cell region and includes a tunnel oxide layer, a conductive layer, and a metal layer. A third gate structure is formed in a peripheral cell region and includes a tunnel oxide, a conductive layer, and a high-k dielectric layer having a width narrower than the conductive layer. Method embodiments are also disclosed.

Abstract translation: 一种半导体器件包括在半导体衬底上的第一导电层，在第一导电层上包括高k电介质材料的电介质层，包括在电介质层上掺杂有P型杂质的多晶硅的第二导电层，以及第三导电 在第二导电层上包括金属层。 在一些器件中，第一栅极结构形成在主单元区域中并且包括隧道氧化物层，浮置栅极，第一高k电介质层和控制栅极。 控制栅极包括掺杂有P型杂质的多晶硅层和金属层。 第二栅极结构形成在主单元区域外部并且包括隧道氧化物层，导电层和金属层。 第三栅极结构形成在周边单元区域中并且包括隧道氧化物，导电层和宽度比导电层窄的高k介电层。 还公开了方法实施例。

公开(公告)号：KR1020060012784A

公开(公告)日：2006-02-09

申请号：KR1020040061424

申请日：2004-08-04

Applicant: 삼성전자주식회사

Inventor： 문광진 ,  최길현 ,  이상우 ,  박재화

IPC: H01L27/108

CPC classification number: H01L21/76889 ,  H01L21/28518 ,  H01L21/32137 ,  H01L27/10852 ,  H01L28/91 ,  H01L28/92

Abstract: 미세한 셀 면적에 형성되는 실린더형 하부 전극을 가지는 반도체 메모리 소자의 제조 방법에 관하여 개시한다. 본 발명에서는 도전 영역을 가지는 반도체 기판상에 개구부를 가지는 몰드 패턴을 형성한다. 개구부 내에 상기 도전 영역을 덮는 제1 금속막을 형성한다. 도전 영역을 덮는 제1 금속막을 실리사이드화하여 도전 영역 표면에 금속 실리사이드막을 형성한다. 제1 금속막 중 실리사이드화되지 않고 남은 부분을 건식 식각 방법에 의하여 제거한다. 개구부 내에 제2 금속막을 형성하여 실린더형 하부 전극을 형성한다.
OCS, 하부 전극, Ti, 실리사이드, TiN, 건식, 인시튜, 몰드 패턴

公开(公告)号：KR1019920014176A

公开(公告)日：1992-07-30

申请号：KR1019900020344

申请日：1990-12-11

Applicant: 삼성전자주식회사

Inventor： 박재화

IPC: H04N3/24

Abstract: 내용 없음

公开(公告)号：KR102094473B1

公开(公告)日：2020-03-27

申请号：KR1020130122956

申请日：2013-10-15

Applicant: 삼성전자주식회사

Inventor： 박재화 ,  문광진 ,  강성희 ,  김태성 ,  박병률 ,  방석철 ,  진정기

IPC: H01L23/48

公开(公告)号：KR1020150057787A

公开(公告)日：2015-05-28

申请号：KR1020130141569

申请日：2013-11-20

Applicant: 삼성전자주식회사

Inventor： 강필규 ,  박병률 ,  강성희 ,  김태성 ,  김태영 ,  문광진 ,  박재화 ,  방석철 ,  손성민 ,  안진호 ,  이호진 ,  진정기

IPC: H01L23/48

CPC classification number: H01L23/481 ,  H01L21/7682 ,  H01L21/76831 ,  H01L21/76898 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 본발명은관통전극을갖는반도체소자및 그제조방법에관한것으로, 서로대면하는상면과하면을갖는반도체기판, 상기반도체기판의상면상에제공된집적회로가포함된층간절연막; 상기층간절연막상에제공되고상기집적회로와전기적으로연결된적어도하나의금속배선이포함된금속간절연막, 상기금속간절연막과상기층간절연막그리고상기반도체기판을관통하는관통전극그리고상기관통전극을둘러싸는그리고상기관통전극을상기반도체기판으로부터전기적으로절연시키는비아절연막을포함하고, 상기비아절연막은상기상부절연막과상기층간절연막사이에하나이상의에어갭들을포함할수 있다.

Abstract translation: 本发明涉及具有硅通孔及其制造方法的半导体器件。 本发明包括：半导体层，其具有面向上侧的上侧和下侧; 层间电介质，其包括设置在所述半导体衬底的上侧的集成电路; 金属间电介质，其设置在所述层间电介质上，并且包括电连接到所述集成电路的至少一个金属线; 穿过所述金属间电介质，所述层间电介质和所述半导体衬底的贯穿硅; 以及通过绝缘层，该绝缘层围绕所述贯穿硅通孔并使上绝缘层与所述层间电介质电绝缘。 通孔绝缘层包括上绝缘层和层间电介质之间的一个或多个气隙。

公开(公告)号：KR1020150055897A

公开(公告)日：2015-05-22

申请号：KR1020130138452

申请日：2013-11-14

Applicant: 삼성전자주식회사

Inventor： 문광진 ,  박병률 ,  박재화

IPC: H01L23/48

CPC classification number: H01L27/0296 ,  H01L21/76898 ,  H01L23/481 ,  H01L27/088 ,  H01L2224/16225 ,  H01L2924/15311

Abstract: 반도체집적회로소자가제공된다. 반도체집적회로소자는, 기판의제1 면에서부터제2 면까지관통하는 TSV(Through Silicon Via) 홀, 상기 TSV 홀내에배치된 TSV 컨택, 상기기판내에배치되고, 상기제1 면에접하는웰, 상기웰 상의게이트, 상기 TSV 홀과상기웰 사이에배치되고, 상기기판내에배치되고, 상기제1 면에접하며, 상기 TSV 홀을둘러싸는차징보호(charging protection) 웰, 및상기차징보호웰 상의차징보호게이트를포함한다.

Abstract translation: 提供了一种半导体集成电路器件。 半导体集成电路器件包括从基板的第一表面到第二表面通过的贯穿硅通孔（TSV）孔，布置在TSV孔中的TSV接点，布置在基板上的阱 与第一表面接触，形成在阱上的栅极，布置在TSV孔和阱之间的充电保护阱布置在基板上，与第一表面接触并且围绕TSV孔 ，以及形成在充电保护井上的充电保护门。