公开(公告)号：KR1020090083094A

公开(公告)日：2009-08-03

申请号：KR1020080009062

申请日：2008-01-29

Applicant: 삼성전자주식회사

Inventor： 임은경 ,  정재관 ,  박주철 ,  백인규 ,  심현준 ,  조금석

IPC: H01L27/115 ,  B82Y10/00

CPC classification number: H01L45/06 ,  B82Y10/00 ,  G11C13/0004 ,  H01L45/1233

Abstract: A resistive memory including nanoparticle and formation method of the same are provided to control location and density of the conductive pathway changing the resistance of the dielectric layer by controlling the size, location and density of conductive nano particles. The resistivity memory comprises the switching element and storage cell. The storage cell is the lower electrode(110). The dielectric layer(120) including a plurality of conductivity nano particles(122) is formed on the lower electrode, and stores the information according to the change of the resistive state. The upper electrode(130) is formed on the dielectric layer. A plurality of conductivity nano particles is formed in an interface between the upper electrode and the dielectric layer and between the lower electrode and dielectric layer. The dielectric layer comprises the transition metal oxide. A plurality of conductivity nano particles has the size of 10Š ~ 200Š.

Abstract translation: 提供包括纳米颗粒的电阻式存储器及其形成方法，以通过控制导电纳米颗粒的尺寸，位置和密度来控制导电通路的位置和密度来改变电介质层的电阻。 电阻率存储器包括开关元件和存储单元。 存储单元是下电极（110）。 在下电极上形成包含多个导电性纳米粒子（122）的电介质层（120），根据电阻状态的变化来存储信息。 上电极（130）形成在电介质层上。 在上电极和电介质层之间以及下电极和电介质层之间的界面中形成多个导电纳米颗粒。 电介质层包含过渡金属氧化物。 多种导电纳米颗粒的尺寸为10〜200μ。

公开(公告)号：KR101858524B1

公开(公告)日：2018-05-18

申请号：KR1020110050239

申请日：2011-05-26

Applicant: 삼성전자주식회사

Inventor： 심현준 ,  박재영 ,  김현승 ,  강상범 ,  이선길 ,  양현덕 ,  문강훈 ,  이한기 ,  최상미

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/6659 ,  H01L21/28185 ,  H01L21/28202 ,  H01L29/513 ,  H01L29/517 ,  H01L29/7833

Abstract: NBTI 수명특성이개선된반도체소자의제조방법이제공된다. 상기반도체소자의제조방법은, 기판상에제1 절연막을형성하고, 상기제1 절연막에질소를제1 주입하여제2 절연막을형성하고, 상기제2 절연막을순차적으로제1 및제2 열처리를수행하여제3 절연막을형성하되, 상기제1 열처리는제1 온도및 제1 가스분위기에서수행되고, 상기제2 열처리는상기제1 온도보다높은제2 온도및 상기제1 가스분위기와다른제2 가스분위기에서수행되고, 상기제3 절연막에질소를제2 주입하여제4 절연막을형성하고, 상기제4 절연막을순차적으로제3 및제4 열처리를수행하여제5 절연막을형성하되, 상기제3 열처리는상기제1 온도보다높은제3 온도및 제3 가스분위기에서수행되고, 상기제4 열처리는상기제2 온도보다높은제4 온도및 상기제3 가스와상이한제4 가스분위기에서수행되는것을포함한다.

公开(公告)号：KR1020160112074A

公开(公告)日：2016-09-28

申请号：KR1020150036839

申请日：2015-03-17

Applicant: 삼성전자주식회사

Inventor： 최지훈 ,  임승현 ,  김성길 ,  김홍석 ,  임헌형 ,  심현준

IPC: H01L27/115

CPC classification number: H01L27/11582 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11521 ,  H01L27/11541 ,  H01L27/11551 ,  H01L2924/1443

Abstract: 본발명의실시예들에따른반도체메모리장치는기판상에수직으로적층된게이트전극들을포함하는적층구조체, 상기적층구조체를수직으로관통하며, 상기적층구조체의일 측벽에배치되는수직절연구조체, 상기수직절연구조체의측벽상에배치된수직채널부, 및상기적층구조체의타측에배치되며, 상기기판내에형성된공통소오스영역을포함하되, 상기수직채널부의하부영역의측벽은돌출되어, 상기수직절연구조체와접촉할수 있다.

Abstract translation: 根据本发明的实施例，半导体存储器件包括：堆叠结构，其包括在垂直方向上堆叠在基板上的栅电极; 纵向隔离结构，沿垂直方向贯穿堆叠结构，并设置在堆叠结构的一侧的壁上; 设置在所述垂直绝缘结构的侧壁上的垂直通道单元; 以及设置在层叠结构的另一侧并形成在基板中的公共源极区域。 垂直通道单元的下部区域的侧壁突出以与垂直绝缘结构接触。

公开(公告)号：KR1020160031726A

公开(公告)日：2016-03-23

申请号：KR1020140121751

申请日：2014-09-15

Applicant: 삼성전자주식회사

Inventor： 심현준 ,  박재영 ,  이선영

IPC: H01L21/336 ,  H01L21/31 ,  H01L21/205 ,  H01L29/78

CPC classification number: H01L29/66795 ,  H01L21/02252 ,  H01L21/02351 ,  H01L21/2686 ,  H01L21/28185 ,  H01L21/30604 ,  H01L21/76224 ,  H01L29/165 ,  H01L29/51 ,  H01L29/511 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848

Abstract: 반도체소자의제조방법에서, 상부표면의적어도일부분이채널영역으로제공되는기판상에예비게이트절연막을형성한다. 상기예비게이트절연막을포함하는기판에대해수소플라즈마처리하여, 상기기판상에게이트절연막을형성한다. 상기수소플라즈마처리는서로다른공급부를통해수소를포함하는가스및 불활성가스를각각상기챔버내에유입하여, 상기챔버내에서수소플라즈마영역및 불활성가스플라즈마영역을각각생성시키는것을포함한다. 상기게이트절연막상에게이트전극을형성한다. 상기게이트전극의양 측의기판에불순물영역을형성한다. 상기반도체소자의제조방법에의하면, 고성능의 MOS 트랜지스터를제조할수 있다.

Abstract translation: 本发明涉及半导体器件的制造方法。 在基板上形成预备栅极绝缘膜，在基板上至少部分上表面设置在沟道区域，在包含预备栅极绝缘膜的基板上处理氢等离子体，以形成栅极绝缘膜 底物。 在氢等离子体的处理方面，通过分别通过不同的供应部分引入到室中来产生氢气等离子体和室中的灭活气体等离子体的每个区域。 此外，在栅极绝缘膜上形成栅电极，并且在栅极两侧的基板上也形成杂质区。 根据半导体器件的制造方法，可以制造高性能的金属氧化物半导体（MOS）晶体管。

公开(公告)号：KR101567024B1

公开(公告)日：2015-11-09

申请号：KR1020090042695

申请日：2009-05-15

Applicant: 삼성전자주식회사

Inventor： 윤홍식 ,  조금석 ,  백인규 ,  심현준 ,  박민영

IPC: G11C8/14

CPC classification number: H01L27/228 ,  H01L27/0207 ,  H01L27/2454 ,  H01L27/249

Abstract: 반도체기억소자를제공한다. 이소자는반도체기판의상부면에수직한방향으로연장된로컬비트라인및 로컬비트라인을교차하는로컬워드라인을포함한다. 로컬비트라인은비트라인트랜지스터의게이트를관통하는비트라인채널필라의상부면에전기적으로접속되고, 로컬워드라인은워드라인트랜지스터의게이트를관통하는워드라인채널필라의상부면에전기적으로접속된다.

公开(公告)号：KR1020120062367A

公开(公告)日：2012-06-14

申请号：KR1020100123595

申请日：2010-12-06

Applicant: 삼성전자주식회사

Inventor： 김태곤 ,  강상범 ,  박재영 ,  문강훈 ,  심현준 ,  이승훈 ,  이한기 ,  김현승

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/26586 ,  H01L21/2257 ,  H01L21/26513 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7834

Abstract: PURPOSE: A manufacturing method of a semiconductor device is provided to improve a short channel effect of the semiconductor device using an elevated source and a drain. CONSTITUTION: A gate electrode is formed on a semiconductor substrate(S100). A trench is formed by receding the semiconductor substrate near the gate electrode(S110). Diffusion barrier ions are doped on the upper part of the semiconductor substrate inside the trench(S120). An epitaxial layer is grown in which impurities are doped on the upper part of the semiconductor substrate(S140).

Abstract translation: 目的：提供半导体器件的制造方法，以改善使用升高的源极和漏极的半导体器件的短沟道效应。 构成：在半导体衬底上形成栅电极（S100）。 通过使半导体衬底靠近栅电极而形成沟槽（S110）。 扩散势垒离子掺杂在沟槽内的半导体衬底的上部（S120）上。 生长在半导体衬底的上部掺杂杂质的外延层（S140）。

公开(公告)号：KR101144424B1

公开(公告)日：2012-05-10

申请号：KR1020050073356

申请日：2005-08-10

Applicant: 삼성전자주식회사

Inventor： 심현준 ,  문영곤 ,  이두환

IPC: H04R1/28 ,  H04R1/10 ,  H02K7/065 ,  H02K33/02

Abstract: 본 발명은 인가되는 신호의 주파수에 따라 사운드와 진동을 선택적으로 발생하는 진동 스피커를 채용한 사운드 및 진동 출력장치에서 진동 세기를 조정하기 위한 방법이다. 본 발명에 따라, 진동 스피커에 진동 주파수 신호를 인가하여 진동을 발생시키고 있는 중에 진동 세기 조정 요구가 있는 경우, 진동 주파수 신호의 영 교차점을 검색한다. 영 교차점이 검출되면 검출된 영 교차점에서 진동 주파수 신호의 진폭을 진동 세기 조정 요구에 대응되게 조정한다. 이에 따라 진동 스피커에 의한 진동 발생 중에 진동 세기를 조정하는 경우에 진동 주파수 신호에서 주파수 불연속 구간의 발생을 방지함으로써, 진동 주파수 이외의 불필요한 주파수 성분으로 인한 잡음의 발생을 방지한다.
진동 세기 조정, 진동 스피커, MFA(Multi Function Actuator), 불연속 구간.

公开(公告)号：KR1020110008553A

公开(公告)日：2011-01-27

申请号：KR1020090065952

申请日：2009-07-20

Applicant: 삼성전자주식회사

Inventor： 윤홍식 ,  조금석 ,  백인규 ,  심현준 ,  박민영

IPC: H01L27/115

CPC classification number: H01L21/8229 ,  H01L27/224 ,  H01L27/2409 ,  H01L45/04 ,  H01L45/06 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/1273 ,  H01L45/144 ,  H01L45/145 ,  Y10S977/935

Abstract: PURPOSE: A semiconductor memory device and a method of forming the same are provided to implement a high integration semiconductor memory device by connecting a nano-tube as a mechanical switch to a memory cell. CONSTITUTION: A second wire(16a) is crossed with a first wire(5). A resistance change part(10) is arranged at an intersecting point of the first wire and the second wire and electrically connects them. The mechanical switch is interposed between the resistance change part and the second wire while including a nano-tube.

Abstract translation: 目的：提供半导体存储器件及其形成方法，通过将作为机械开关的纳米管连接到存储单元来实现高集成半导体存储器件。 构成：第二线（16a）与第一线（5）交叉。 电阻变化部（10）被布置在第一线和第二线的交叉点处并将它们电连接。 机械开关插入在电阻变化部和第二线之间，同时包括纳米管。

公开(公告)号：KR1020100116938A

公开(公告)日：2010-11-02

申请号：KR1020090035610

申请日：2009-04-23

Applicant: 삼성전자주식회사

Inventor： 윤홍식 ,  조금석 ,  백인규 ,  심현준 ,  박민영

IPC: G11C16/04 ,  G11C16/08 ,  G11C16/24

CPC classification number: G11C8/10 ,  G11C8/12 ,  G11C11/1653 ,  G11C11/1673 ,  G11C11/1675 ,  G11C13/0004 ,  G11C13/0007 ,  G11C2213/15 ,  G11C2213/32 ,  G11C2213/34 ,  G11C2213/71 ,  G11C2213/72 ,  G11C2213/77

Abstract: PURPOSE: A non-volatile memory device is provided to drive memory cells at a cross point with a memory block unit by using one word line decoder and one sense amplifier. CONSTITUTION: Memory blocks(BLK0~BLKn) comprise a plurality of word lines, bit lines and memory cells. The memory blocks are respectively connected to a local word line selection unit and a local bit line selection unit(20). The local word line selection units share a word line decoder(30). The local bit line selection units share a sense amplifier(40). The word line decoder decodes the address inputted from the outside.

Abstract translation: 目的：通过使用一个字线解码器和一个读出放大器，提供了一种非易失性存储器件来驱动与存储块单元交叉的存储单元。 构成：存储块（BLK0〜BLKn）包含多个字线，位线和存储单元。 存储块分别连接到本地字线选择单元和本地位线选择单元（20）。 本地字线选择单元共享字线解码器（30）。 本地位线选择单元共享读出放大器（40）。 字线解码器解码从外部输入的地址。

公开(公告)号：KR1020100093364A

公开(公告)日：2010-08-25

申请号：KR1020090012513

申请日：2009-02-16

Applicant: 삼성전자주식회사

Inventor： 백인규 ,  조금석 ,  심현준 ,  윤홍식 ,  박민영

IPC: G11C16/04 ,  H01L27/115

CPC classification number: G11C13/0007 ,  G11C11/5685 ,  G11C13/0069 ,  G11C2013/0073 ,  G11C2211/5641 ,  G11C2213/15 ,  G11C2213/32 ,  G11C2213/34 ,  G11C2213/72 ,  G11C13/0004

Abstract: PURPOSE: A multi-level non-volatile memory device is provided to stably write the multilevel data by offering the multilevel memory cell having the multi resistance level according to applying write bias. CONSTITUTION: A multi-level memory cell comprises a first electrode(110), a second electrode(130) formed on first and second oxide layers and the second oxide layer sequentially formed on the first electrode. The multi-level memory cell is coupled to the word line and the bit line. The multi-level memory cell has the first resistance level and the second resistance level as first and second write biases of same polarity are applied. The multi-level memory cell has third and fourth resistance levels between the first and second resistance levels as the third and fourth write biases are applied.

Abstract translation: 目的：提供多级非易失性存储器件，以通过根据应用写入偏置提供具有多电平电平的多电平存储器单元来稳定地写入多电平数据。 构成：多层存储单元包括第一电极（110），形成在第一和第二氧化物层上的第二电极（130）和顺序地形成在第一电极上的第二氧化物层。 多电平存储单元耦合到字线和位线。 多电平存储单元具有第一电阻电平，第二电阻电平作为相同极性的第一和第二写入偏置。 当施加第三和第四写偏移时，多电平存储单元在第一和第二电阻电平之间具有第三和第四电阻级。