公开(公告)号：KR1020080075575A

公开(公告)日：2008-08-19

申请号：KR1020070014629

申请日：2007-02-13

Applicant: 삼성전자주식회사

Inventor： 오규환 ,  박인선 ,  임현석 ,  임낙현

IPC: H01L21/28

CPC classification number: H01L21/28562 ,  C23C16/34 ,  C23C16/45531 ,  H01L21/76877 ,  H01L27/2436 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/143 ,  H01L45/144 ,  H01L45/16 ,  H01L45/1675

Abstract: A method for forming a titanium aluminum nitride layer and a method for forming a phase-change memory device using the same are provided to enhance a throughput by improving characteristics of the titanium aluminum nitride layer. A first reactant is formed by inducing a reactance between a first source including titanium and a second source including nitrogen(S100). A second reactant is formed by providing a third source including aluminum onto the substrate including the first reactant and inducing the reactance between the first reactant and the third source(S120). A third reactant is formed by providing a fourth source including nitrogen onto the substrate including the second reactant and inducing the reactance between the second reactant and the fourth source(S140).

Abstract translation: 提供一种形成氮化铝钛层的方法和用于形成使用其的相变存储器件的方法，以通过改进氮化铝钛层的特性来提高生产率。 通过在包括钛的第一源和包括氮的第二源（第一源）之间引起电抗形成第一反应物（S100）。 通过在包括第一反应物的基底上提供包括铝的第三源，并引起第一反应物和第三源之间的电抗（S120）形成第二反应物。 通过在包括第二反应物的衬底上提供包括氮的第四源，并引起第二反应物和第四源之间的电抗（S140）形成第三反应物。

公开(公告)号：KR1020080005660A

公开(公告)日：2008-01-15

申请号：KR1020060064258

申请日：2006-07-10

Applicant: 삼성전자주식회사

Inventor： 이현석 ,  김락환 ,  박인선 ,  김준 ,  김진홍 ,  채민철 ,  임현석 ,  장경태

IPC: H01L21/28

CPC classification number: H01L21/76814 ,  H01L21/31116 ,  H01L21/76843

Abstract: A method for forming a via plug in a semiconductor device is provided to suppress shape transition of a via hole and form the via plug on a bottom metal wire from which a natural oxide film and a polymer are completely removed. A method for forming a via plug(122) in a semiconductor device includes the steps of: forming a bottom metal wire on a substrate(100); forming an interlayer insulating film(108) on the substrate and the bottom metal wire; forming a via hole for exposing the bottom metal wire by etching the interlayer insulating layer; removing a natural oxide film formed on the bottom metal wire exposed through the via hole by performing a plasma etching process using reaction gas containing nitrogen(N2), hydrogen(H2), and NF3; removing a polymer formed on a side wall of the via hole and the bottom metal wire by performing a sputter etching process using argon(Ar) gas; and forming the via plug on the bottom metal wire while filling the via hole.

Abstract translation: 提供了一种用于在半导体器件中形成通孔插塞的方法，以抑制通孔的形状转变，并且在自然氧化膜和聚合物完全除去的底部金属线上形成通孔塞。 一种在半导体器件中形成通孔塞的方法包括以下步骤：在基底上形成底部金属线; 在基板和底部金属丝上形成层间绝缘膜（108）; 通过蚀刻层间绝缘层形成用于暴露底部金属线的通孔; 通过使用含有氮（N 2），氢（H 2）和NF 3的反应气体进行等离子体蚀刻处理，去除通过通孔露出的底部金属线上形成的自然氧化膜; 通过使用氩（Ar）气体进行溅射蚀刻，除去形成在通孔侧壁和底部金属线上的聚合物; 以及在填充通孔时在底部金属丝上形成通孔塞。

公开(公告)号：KR100681274B1

公开(公告)日：2007-02-09

申请号：KR1020040097363

申请日：2004-11-25

Applicant: 삼성전자주식회사

Inventor： 조영주 ,  임현석 ,  김락환 ,  김정욱 ,  이현석

IPC: H01L27/04

CPC classification number: H01L28/90 ,  H01L27/0207 ,  H01L27/10852 ,  H01L28/75

Abstract: 고유전율을 갖는 커패시터 및 그 제조에서, 커패시터는 실린더형의 하부 전극과, 상기 하부 전극의 표면을 따라 금속 산화물로 이루어진 유전막이 구비된다. 또한, 상기 유전막의표면을 따라 제1 스트레스를 갖는 제1 금속 질화물로 이루어지는 제1 상부 전극과, 상기 제1 상부 전극의 상부 표면과 상기 실린더 입구 부위에 연속적으로 구비되고, 상기 제1 스트레스와 반대 타입의 제2 스트레스를 갖는 제2 금속 질화물로 이루어지는 제2 상부 전극으로 이루어지는 상부 전극이 구비된다. 상기 커패시터는 고유전율을 가지면서 상부 전극의 크랙 발생이 최소화되어 커패시턴스가 증가되고 누설 전류 특성이 우수하다.

公开(公告)号：KR100636037B1

公开(公告)日：2006-10-18

申请号：KR1020040094980

申请日：2004-11-19

Applicant: 삼성전자주식회사

Inventor： 황완구 ,  김명진 ,  채승기 ,  임현석 ,  장경호

IPC: H01L21/318 ,  H01L21/20

CPC classification number: H01L21/67109 ,  C23C16/34 ,  C23C16/45546 ,  H01L21/28556 ,  H01L21/67757

Abstract: 원자층 증착 방법을 이용하여 배치 타입 수직형 반응로 내에 배치된 기판 상에 티타늄 질화막을 형성하기 위한 방법 및 장치에 있어서, 티타늄 전구체를 포함하는 제1소스 가스는 제1시간 동안 상기 기판 상으로 공급되며, 제1퍼지 가스는 상기 제1시간보다 작은 제2시간 동안 공정 챔버로 공급된다. 질소를 포함하는 제2소스 가스는 상기 제1시간과 실질적으로 동일한 제3시간 동안 상기 기판 상으로 공급되며, 제2퍼지 가스는 상기 제2시간과 실질적으로 동일한 제4시간 동안 공정 챔버로 공급된다. 따라서, 균일한 두께와 낮은 비저항 및 높은 단차 피복성을 포함하는 개선된 특성을 갖는 티타늄 질화막을 형성하는데 소요되는 시간을 크게 단축시킬 수 있다.

公开(公告)号：KR100574926B1

公开(公告)日：2006-05-02

申请号：KR1019990042881

申请日：1999-10-05

Applicant: 삼성전자주식회사

Inventor： 임현석 ,  강상범 ,  최길현

IPC: H01L21/324

Abstract: 금속/유전층/금속(MIM) 구조의 커패시터의 전극으로 TiAlN막을 사용할 때, TiAlN막에서의 장력 스트레스를 줄일 수 있는 TiAlN막의 열처리 방법에 관해 개시한다. 이를 위하여 본 발명은, 하부구조가 형성된 반도체 기판에 절연막을 증착하는 공정과, 상기 절연막에 콘택홀을 형성하는 공정과, 상기 콘택홀이 형성된 결과물 상에 금속/유전층/금속(MIM) 구조의 커패시터 전극용 TiAlN막을 화학적 원자층 증착법으로 형성하는 공정과, 상기 TiAlN막에 대한 장력 스트레스(Tensile Stress)를 줄이기 위하여 질소, 산소 및 불활성 기체중에 어느 하나를 포함하는 분위기에서 급속질화처리(RTN)를 수행하는 공정을 구비하는 것을 특징으로 하는 TiAlN막의 열처리방법을 제공한다.

公开(公告)号：KR100574964B1

公开(公告)日：2006-04-28

申请号：KR1020040000055

申请日：2004-01-02

Applicant: 삼성전자주식회사

Inventor： 박지순 ,  임현석 ,  이응준 ,  김정욱

IPC: H01L21/28

CPC classification number: H01L21/28562 ,  H01L21/76843 ,  H01L21/76844 ,  H01L21/76876 ,  H01L21/76879 ,  H01L2221/1089

Abstract: 콘택홀 채움 정도(contact fill capability)를 개선할 수 있는 텅스텐을 이용한 반도체 소자의 콘택 플러그 형성방법에 관해 개시한다. 이를 위해 본 발명은 반도체 기판의 절연막에 콘택홀을 형성하고 블랭킷 방식의 장벽층을 형성한 후, 절연막 상부에만 스텝 커패리지 특성이 나쁘고, 산소 함유량이 많은 증착선택비 조절막을 추가로 형성하여 절연막 상부와 콘택홀 내부의 막질 특성을 다르게 만든 후, 텅스텐막을 증착한다.
텅스텐, 콘택 플러그, 보이드, 콘택홀 형성방법.

公开(公告)号：KR1020050099113A

公开(公告)日：2005-10-13

申请号：KR1020040024276

申请日：2004-04-09

Applicant: 삼성전자주식회사

Inventor： 김정욱 ,  임현석

IPC: H01L27/04

CPC classification number: H01L28/75 ,  H01L21/28556 ,  H01L28/91

Abstract: 반도체 장치에서 유전막의 열화를 방지할 수 있는 커패시터의 형성 방법이 개시되어 있다. 반도체 기판 상에 하부 전극을 형성한 후, 상기 하부 전극 상에 하프늄 옥사이드(HfO2)막을 적층하여 유전막을 형성한다. 상기 유전막 상에 금속 유기 화학적 기상 증착 공정에 의해 MOCVD-TiN막으로 증착함으로써 제1 상부 전극을 형성한다. 상기 제1 상부 전극 상에 화학적 기상 증착 (Chemial Vapor Depostion) 공정에 의하여 CVD-TiN막을 증착함으로써 제2 상부 전극을 형성한다. 상기 MOCVD-TiN막으로 형성된 제1 상부 전극은 유전막 특성의 열화를 방지하여, 상기 커패시터의 특성이 향상되는 효과가 있다.

公开(公告)号：KR100450654B1

公开(公告)日：2005-06-07

申请号：KR1019970033244

申请日：1997-07-16

Applicant: 삼성전자주식회사

Inventor： 정주혁 ,  박인선 ,  임현석 ,  이주원

IPC: H01L27/108

Abstract: 장벽층의 표면을 강화시켜서 장벽 특성을 개선하는 반도체 장치의 강유전체 커패시터 제조 방법을 개시한다. 본 발명에서는 반도체 기판상에 상기 반도체 기판의 활성 영역을 노출시키는 콘택홀을 포함하는 층간 절연막을 형성한다. 상기 콘택홀 내에 콘택 플러그를 형성한다. 상기 콘택 플러그가 형성된 결과물 전면에 장벽층을 형성한다. 상기 장벽층 표면을 질화처리한다. 상기 질화처리된 장벽층 위에 하부 전극, 강유전막 및 상부 전극을 차례로 형성한다.

公开(公告)号：KR100439028B1

公开(公告)日：2004-07-03

申请号：KR1020010086036

申请日：2001-12-27

Applicant: 삼성전자주식회사

Inventor： 임현석 ,  박인선 ,  강상범 ,  전종식 ,  박성건 ,  하인수

IPC: H01L27/108

CPC classification number: H01L27/10894 ,  C23C16/34 ,  H01L21/28562 ,  H01L21/32051 ,  H01L27/10852 ,  H01L28/60

Abstract: The present invention discloses a method of manufacturing a semiconductor device having an upper capacitor electrode and a node resistor, including depositing a thin film at a first deposition rate on an edge portion of a wafer and at a second deposition rate on a central portion of the wafer to form the upper capacitor electrode and the node resistor, thereby improving step coverage of the upper capacitor electrode while simultaneously improving resistance distribution of the node resistor.

Abstract translation: 本发明公开了一种制造具有上电容器电极和节点电阻器的半导体器件的方法，该方法包括以第一沉积速率在晶片的边缘部分上沉积薄膜并且在第二沉积速率下在 以形成上电容器电极和节点电阻器，由此改善了上电容器电极的阶梯覆盖，同时改善了节点电阻器的电阻分布。

公开(公告)号：KR100363088B1

公开(公告)日：2002-12-02

申请号：KR1020000020996

申请日：2000-04-20

Applicant: 삼성전자주식회사

Inventor： 전인상 ,  강상범 ,  임현석 ,  최길현

IPC: H01L21/20

Abstract: 본 발명은 원자층 증착방법을 이용한 장벽 금속막의 제조방법에 대한 것이다. 본 발명에 따른 장벽 금속막의 제조방법은 원자층 증착장치의 챔버에 로딩된 반도체 기판 전면에 A
1 시점부터 A
2 시점까지 장벽금속막의 구성원소중 금속을 포함하는 제1소스가스를 펄싱하는 단계; 및 (b)상기 제1소스가스와 반응하고 장벽금속막의 구성원소중 비금속원소를 포함하는 제2소스가스를 상기 반도체 기판 전면에 A
3 시점부터 A
4 시점까지 펄싱하여 소정 두께의 장벽 금속막을 형성하는 단계를 포함하되, A
3 는 A
1 보다는 크거나 같고 A
2 보다는 작거나 같고, 퍼지 가스는 상기 반도체 기판의 전면에 A
1 보다 작거나 같은 시점부터 흘려주거나 A
1 보다는 크고 A
3 보다는 작거나 같은 시점부터 흘려주는 것을 특징으로 한다.