公开(公告)号：KR1020080071648A

公开(公告)日：2008-08-05

申请号：KR1020070009735

申请日：2007-01-31

Applicant: 삼성전자주식회사

Inventor： 허원구 ,  박동균 ,  박제헌 ,  조영주 ,  나규태

IPC: H01L21/28

CPC classification number: H01L21/76838 ,  H01L21/28556 ,  H01L21/28562 ,  H01L21/76877 ,  H01L27/10885 ,  H01L27/10888 ,  H01L27/11521

Abstract: A wire of a semiconductor device and a method for forming the same are provided to reduce a bridge defect between neighboring conductive patterns and a disconnection of the conductive pattern by improving surface morphology characteristic of the conductive pattern. An interlayer dielectric(102) is located on a substrate(100) and includes an opening(104). A contact plug(108a) is gap-filled in the opening. The contact plug is made of a first tungsten(112) formed by a deposition process using a reaction of source gas. A conductive pattern(116) is contacted to an upper surface of the contact plug. The conductive pattern is a laminated shape of the first tungsten and a second tungsten(114) formed by a PVD(Physical Vapor Deposition) process. The deposition process for forming the first tungsten includes CVD(Chemical Vapor Deposition) and ALD(Atomic Layer Deposition). A thickness of the first tungsten included in the conductive pattern is 100 to 500 Å.

Abstract translation: 提供半导体器件的线及其形成方法，通过改善导电图案的表面形态特征来减少相邻导电图案之间的桥接缺陷和导电图案的断开。 层间电介质（102）位于基底（100）上并且包括开口（104）。 接触塞（108a）在开口中间隙填充。 接触塞由通过使用源气体的反应的沉积工艺形成的第一钨（112）制成。 导电图案（116）与接触插塞的上表面接触。 导电图案是通过PVD（物理气相沉积）工艺形成的第一钨和第二钨（114）的叠层形状。 用于形成第一钨的沉积工艺包括CVD（化学气相沉积）和ALD（原子层沉积）。 包含在导电图案中的第一钨的厚度为100〜500。

公开(公告)号：KR1020070037537A

公开(公告)日：2007-04-05

申请号：KR1020050092666

申请日：2005-10-01

Applicant: 삼성전자주식회사

Inventor： 조영주

IPC: H01L21/027

CPC classification number: G03F7/70508 ,  G03F7/70625 ,  G03F7/70633 ,  H01L22/12

Abstract: 본 발명은 반도체 제조용 노광 설비의 이미지 보정 방법에 관한 것이다. 본 발명은 (a) 웨이퍼를 노광하는 단계, (b) 상기 노광된 웨이퍼의 풀 오버레이와 상기 웨이퍼에 형성된 감광막 패턴의 풀 선폭을 측정하는 단계, (c) 상기 측정된 오버레이 데이터와 선폭 데이터가 설정 범위 이내인지를 판단하는 단계, 및 (d) 상기 측정된 데이터가 설정 범위 이내이면 노멀 노광 공정을 수행하고 상기 측정된 데이터가 설정 범위를 벗어나면 상기 측정된 데이터를 이용하여 이미지를 보정한 후 다른 웨이퍼에 대해 상기 과정을 반복하는 단계를 포함함으로써, 작업자에 의한 시간 손실이 감소되고, 수작업에 의한 에라 발생도 감소된다.

公开(公告)号：KR100655074B1

公开(公告)日：2006-12-11

申请号：KR1020040091718

申请日：2004-11-11

Applicant: 삼성전자주식회사

Inventor： 김락환 ,  조영주 ,  김성태 ,  박인선 ,  이현덕 ,  이현석 ,  정정희 ,  김현영 ,  임현석

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10817 ,  H01L27/10852 ,  H01L28/75

Abstract: 본 발명은 생산 수율을 증대 또는 극대화 할 수 있는 스토리지 커패시터 및 그의 제조방법에 관한 것으로, 그의 제조방법은, 층간 절연막에 형성된 콘택홀을 통해 노출되는 콘택 플러그 및 상기 층간 절연막 상에 식각정지막 및 주형 산화막을 소정 두께로 적층하는 단계; 상기 콘택 플러그 상부의 주형 산화막 및 식각정지막을 선택적으로 제거하여 상기 콘택 플러그가 상기 주형 산화막 및 식각정지막에 의해 선택적으로 노출되는 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 상기 반도체 기판의 전면에 티타늄막 및 티타늄 질화막을 적층하는 과정에서 상기 티타늄 질화막의 형성 중 또는 후에 소정 두께를 갖는 적어도 하나 이상의 티타늄 산질화막을 형성하여 상기 콘택 플러그와 전기적으로 연결되는 스토리지 전극을 형성하고, 상기 트렌치를 포함하는 상기 반도체 기판의 전면에 희생 산화막을 형성하고, 상기 주형 산화막이 노출되도록 상기 반도체 기판을 평탄화하여 스토리지 전극의 노드를 분리하는 단계; 상기 식각 용액으로 희생 산화막 및 주형 산화막을 제거하는 단계; 및 상기 스토리지 전극 상에 각각 소정 두께의 유전막 및 플레이트 전극을 형성하는 단계를 포함하여 이루어진다.
티타늄 질화막, 티타늄 산질화막, 스토리지(storage) 전극, 플레이트 전극

公开(公告)号：KR1020060036625A

公开(公告)日：2006-05-02

申请号：KR1020040085672

申请日：2004-10-26

Applicant: 삼성전자주식회사

Inventor： 김현영 ,  김락환 ,  조영주 ,  신원식

IPC: H01L21/8242

CPC classification number: H01L28/91 ,  H01L27/0207 ,  H01L27/10852

Abstract: 하부 전극이 금속 물질로 이루어지는 커패시터 및 커패시터 제조 방법에서, 커패시터는 기판 상에 구비되고 도전 패턴을 포함하는 층간 절연막과, 상기 도전 패턴과 전기적으로 접속하는 실린더형의 하부 전극과, 상기 실린더형의 하부 전극 외측벽 및 상기 층간 절연막 상부면에 구비되는 베리어막 및 상기 실린더형의 하부 전극 상에 구비되는 유전막 및 상부 전극을 포함한다. 상기 구조의 커패시터는 안정적인 하부의 도전 패턴을 가질 수 있다. 때문에 상기 커패시터는 동작 불량이 감소되고 신뢰성이 향상된다.

公开(公告)号：KR1020020068672A

公开(公告)日：2002-08-28

申请号：KR1020010008859

申请日：2001-02-22

Applicant: 삼성전자주식회사

Inventor： 조영주 ,  홍은기 ,  이주범

IPC: H01L21/31

CPC classification number: H01L21/02222 ,  H01L21/02164 ,  H01L21/02318 ,  H01L21/02337 ,  H01L21/3125

Abstract: PURPOSE: A method for forming an interlayer dielectric is provided to prevent generation of a crack when using an SOG(Spin On Glass) coating layer as a capping oxide layer. CONSTITUTION: An insulating layer is formed on a substrate formed with an active device and a wafer having a metallic line pattern is prepared(S10). An insulating layer for covering the metallic line pattern is formed by depositing a BPSG, an HDP oxide layer, and a polysilazane SOG layer(S12). The insulating layer is polished by supplying a slurry using SiO2, CeO2, Al2O3, and Mn2O3 as a base(S14). A coating layer is formed on the result material having a stepped portion by using a polysilazane coating solution(S16). A pre-baking process for a coating layer is performed under temperature of 50 to 350 degrees centigrade during 1 to 5 minutes(S18). A hard baking process is performed(S20). An annealing process is performed(S22).

Abstract translation: 目的：提供一种用于形成层间电介质的方法，以防止当使用SOG（旋转玻璃）涂层作为封盖氧化物层时产生裂纹。 构成：在形成有有源器件的衬底上形成绝缘层，并制备具有金属线图案的晶片（S10）。 通过沉积BPSG，HDP氧化物层和聚硅氮烷SOG层来形成用于覆盖金属线图案的绝缘层（S12）。 通过使用SiO 2，CeO 2，Al 2 O 3和Mn 2 O 3作为基底供给浆料来抛光绝缘层（S14）。 通过使用聚硅氮烷涂布液，在具有阶梯部的结果材料上形成涂层（S16）。 在50〜350℃的温度下，在1〜5分钟内进行涂层的预烘烤工序（S18）。 进行硬烘烤处理（S20）。 进行退火处理（S22）。

公开(公告)号：KR1020010106625A

公开(公告)日：2001-12-07

申请号：KR1020000027464

申请日：2000-05-22

Applicant: 삼성전자주식회사

Inventor： 조영주 ,  박인선

IPC: H01L21/00

Abstract: 본 발명은 반도체 디바이스의 표면에서 잔류 가스를 제거하기 위한 방법에 관한 것이다. 본 발명의 반도체 디바이스의 표면에서 잔류 가스를 제거하기 위한 방법은 다음과 같은 단계를 구비한다. 반도체 디바이스에 알루미늄 리플로우 공정을 진행하는 경우에 상기 반도체 디바이스의 표면에서 잔류 가스를 제거하기 위한 방법은 상기 반도체 디바이스를 일정한 조건에서 가열하는 단계, 상기 반도체 디바이스에서 방출되는 가스를 검출하는 단계, 상기 검출된 가스가 기입력된 기준치 이상인가를 확인하는 단계, 상기 검출된 가스가 기입력된 기준치 이상인 경우에는 다시 반도체 디바이스를 일정한 조건에서 가열하는 단계 그리고 상기 검출된 가스가 기입력된 기준치 이하인 경우에는 후속 공정을 진행하는 단계를 구비한다. 이와 같은 본 발명의 반도체 디바이스의 표면에서 잔류 가스를 제거하기 위한 방법에 의하면, 반도체 디바이스의 표면에서 잔류 가스가 완전히 제거된 후에야 후속 공정이 진행되어 반도체 디바이스에 흡착된 잔류 가스 및 수분의 영향을 최소화할 수 있으므로 안정적인 알루미늄 리플로우 공정을 진행할 수 있게 되며 동시에 반도체 디바이스의 공정 상의 수율 역시 향상될 수 있다.

公开(公告)号：KR1020140042569A

公开(公告)日：2014-04-07

申请号：KR1020120109491

申请日：2012-09-28

Applicant: 삼성전자주식회사

Inventor： 신관호 ,  임용식 ,  조영주

IPC: H03F3/68 ,  H03F3/24

CPC classification number: H03K5/01 ,  H03F3/211 ,  H03F3/24 ,  H03F2200/153 ,  H03F2203/21106 ,  H03K2005/00013 ,  H03K2005/00286

Abstract: The present invention relates to an apparatus and a method for correcting output characteristics through the phase shift of multiple power amplifiers which form a power combiner. To correct output characteristics, the method of the present invention comprises correcting a fine delay between signals which are combined by a digital up-converter based on a frequency assignment after synchronizing the digital up-converter which is included in each of multiple power amplifiers; and outputting a combined signal by synthesizing output signals of the multiple power amplifiers which amplify a signal correcting the fine delay. And then, the method further comprises shifting a phase of an internal signal of a master power amplifier as much as promised in advance when a combined gain which is obtained from the combined signal does not satisfy a set reference value; and shifting the phase of the internal signal of the master power amplifier by using a value which is defined in a lookup table in accordance with the standing wave ratio of each of the power amplifiers. [Reference numerals] (310) Synchronize a digital up-converter; (312) Correct a fine delay; (314) Measure the strength of a feedback signal; (316) Calculate a combined gain; (318) Rotate a phase in consideration of the combined gain; (320) Adjust a phase by a lookup table; (322) Perform a tuning of a detailed phase; (324) Reference value?; (AA) Start; (BB) No; (CC) Yes; (DD) End

Abstract translation: 本发明涉及一种用于通过形成功率组合器的多个功率放大器的相移校正输出特性的装置和方法。 为了校正输出特性，本发明的方法包括在同步包含在多个功率放大器中的数字上变换器之后，基于频率分配来校正由数字上变频器组合的信号之间的精细延迟; 并通过合成放大修正微细延迟的信号的多个功率放大器的输出信号来输出组合信号。 然后，该方法进一步包括：当从组合信号获得的组合增益不满足设定的参考值时，预先向主功率放大器的内部信号的相位移动许多; 并且通过使用根据每个功率放大器的驻波比在查找表中定义的值来移动主功率放大器的内部信号的相位。 （附图标记）（310）同步数字上变频器; （312）纠正罚款延误; （314）测量反馈信号的强度; （316）计算组合增益; （318）考虑到组合增益旋转相位; （320）通过查找表调整相位; （322）执行详细阶段的调整; （324）参考值 （AA）开始; （BB）否; （CC）是; （DD）结束

公开(公告)号：KR1020100025874A

公开(公告)日：2010-03-10

申请号：KR1020080084610

申请日：2008-08-28

Applicant: 삼성전자주식회사

Inventor： 김현영 ,  이현정 ,  허원구 ,  이진수 ,  나규태 ,  조영주

IPC: H01L21/28

CPC classification number: H01L21/76843 ,  H01L21/76856 ,  H01L21/76871

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to form a uniformity-improved bulk layer without an additional process adjustment by forming a bulk layer using a crystalline seed layer as a crystalline seed. CONSTITUTION: An insulation layer(120) is formed on a substrate(110). An opening is formed by patterning the insulation layer. A crystalline seed layer(123) is formed on the upper side of the substrate. A bulk layer(125) is formed on the crystalline seed layer. A metal pattern(127) is arranged on the upper side of the bulk layer. The crystalline seed layer and the bulk layer are formed to include identical materials.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以通过使用结晶晶种层作为晶体晶种形成本体层而形成均匀度改善的体积层，而不需要额外的工艺调整。 构成：在基板（110）上形成绝缘层（120）。 通过图案化绝缘层形成开口。 在基板的上侧形成结晶种子层（123）。 在结晶种子层上形成体层（125）。 金属图案（127）布置在本体层的上侧。 结晶种子层和本体层形成为包括相同的材料。

公开(公告)号：KR100876976B1

公开(公告)日：2009-01-09

申请号：KR1020070009735

申请日：2007-01-31

Applicant: 삼성전자주식회사

Inventor： 허원구 ,  박동균 ,  박제헌 ,  조영주 ,  나규태

IPC: H01L21/28

CPC classification number: H01L21/76838 ,  H01L21/28556 ,  H01L21/28562 ,  H01L21/76877 ,  H01L27/10885 ,  H01L27/10888 ,  H01L27/11521

Abstract: 간단한 공정을 통해 형성될 수 있는 반도체 소자의 배선 및 그 제조 방법에서, 배선은 기판 상에 위치하고 개구부를 포함하는 층간 절연막과, 상기 개구부 내부를 채우고 소오스 가스의 반응을 이용하는 증착 공정에 의해 형성된 제1 텅스텐으로 이루어지는 콘택 플러그와, 상기 소오스 가스의 반응을 이용하는 증착 공정에 의해 형성된 제1 텅스텐 및 물리기상증착 공정에 의해 형성된 제2 텅스텐이 적층된 형상을 갖고, 상기 콘택 플러그의 상부면과 접촉하는 도전성 패턴을 포함한다. 상기 배선을 형성할 때 평탄화 공정이 요구되지 않는다. 또한, 상기 도전성 패턴의 표면 모폴로지 특성이 우수하다.

公开(公告)号：KR100681274B1

公开(公告)日：2007-02-09

申请号：KR1020040097363

申请日：2004-11-25

Applicant: 삼성전자주식회사

Inventor： 조영주 ,  임현석 ,  김락환 ,  김정욱 ,  이현석

IPC: H01L27/04

CPC classification number: H01L28/90 ,  H01L27/0207 ,  H01L27/10852 ,  H01L28/75

Abstract: 고유전율을 갖는 커패시터 및 그 제조에서, 커패시터는 실린더형의 하부 전극과, 상기 하부 전극의 표면을 따라 금속 산화물로 이루어진 유전막이 구비된다. 또한, 상기 유전막의표면을 따라 제1 스트레스를 갖는 제1 금속 질화물로 이루어지는 제1 상부 전극과, 상기 제1 상부 전극의 상부 표면과 상기 실린더 입구 부위에 연속적으로 구비되고, 상기 제1 스트레스와 반대 타입의 제2 스트레스를 갖는 제2 금속 질화물로 이루어지는 제2 상부 전극으로 이루어지는 상부 전극이 구비된다. 상기 커패시터는 고유전율을 가지면서 상부 전극의 크랙 발생이 최소화되어 커패시턴스가 증가되고 누설 전류 특성이 우수하다.