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公开(公告)号：KR100151836B1
公开(公告)日：1998-12-01
申请号：KR1019950004581
申请日：1995-03-07
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: 본 발명은 웨이퍼 레벨 번인 및 테스트 방법에 관한 것으로서, 특히 다이들 사이의 웨이퍼 스크라이빙 영역에 각 다이의 동일 패드를 공통적으로 연결하기 위한 번인 및 테스트용 금속 배선을 다이의 금속 배선 공정시에 동시에 형성하는 단계; 금속 배선을 통하여 웨이퍼 상의 모든 다이에 번인 바이어싱 전압을 공급하면서 번인 온도를 가하는 단계; 번인 후에 상기 금속 배선을 통하여 웨이퍼 상의 각 다이의 회로를 테스트하여 양/불량 판정을 하는 단계; 테스트 후에 웨이퍼를 스크라이빙하여 각 개별 다이로 불리하는 단계를 구비하는 것을 특징으로 한다.
따라서, 본 발명에서는 번인 및 테스트 공정이 매우 간단해지므로 생산성을 높일 수 있다.-
公开(公告)号：KR1019980048270A
公开(公告)日：1998-09-15
申请号：KR1019960066832
申请日：1996-12-17
Applicant: 삼성전자주식회사
Inventor： 정태경
IPC: H01L23/28
Abstract: 본 발명은 절곡부가 형성된 복수 개의 리드를 반도체 칩의 본딩 패드에 접착시키고, 그 절곡부를 성형 수지 외부로 노출시켜 그 노출된 절곡부 상부에 솔더 볼을 형성시키는 칩 스케일 패키지를 제공하는 것에 관한 것으로서, 복수 개의 본딩 패드가 형성된 반도체 칩; 상기 본딩 패드들의 상면에 형성된 금속 범프; 상기 범프들과 전기적으로 대응되어 접착 고정되고, 절곡부가 형성된 리드; 상기 반도체 칩을 포함하는 전기적 연결 부위를 봉지하고, 상기 리드의 절곡부를 노출시키도록 형성된 성형 수지; 상기 성형 수지로 노출된 리드의 절곡부에 형성된 솔더 볼; 을 포함하는 것을 특징으로 하는 솔더 볼이 지그재그로 형성된 칩 스케일 패키지를 제공하여 제조 비용의 절감 및 고밀도 실장이 가능한 칩 스케일 패키지를 제공한다.
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公开(公告)号：KR1019980019655A
公开(公告)日：1998-06-25
申请号：KR1019960037862
申请日：1996-09-02
Applicant: 삼성전자주식회사
Inventor： 정태경
IPC: H01L23/04
Abstract: 본 발명은 칩 스케일 패키지에 관한 것으로, 상부 면에 복수 개의 본딩 패드들을 갖는 칩; 그 칩을 내재/봉지하고 있으며, 그 칩의 본딩 패드들의 상부 면에 각기 대응된 부분에 요홈들이 형성된 성형 수지; 그 요홈의 내부 표면에 형성된 솔더 패이스트; 및 상기 솔더 패이스트가 형성된 요홈들에 각기 삽입/안착되어 상기 대응된 본딩 패드들과 직접 전기적 연결된 솔더 볼들;을 갖는 것을 특징으로 하는 칩 스케일 패키지를 제공함으로써, 전기적 연결 길이가 매우 짧아 전기적 특성이 개선되는 한편, 패키지의 제조에 있어서 성형 공정과 전기적 연결 공정만으로 진행되기 때문에 제조 단가를 절감할 수 있는 것을 특징으로 한다.
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公开(公告)号：KR1019970053738A
公开(公告)日：1997-07-31
申请号：KR1019950065909
申请日：1995-12-29
Applicant: 삼성전자주식회사
IPC: H01L23/495
Abstract: 본 발명은 반도체 리드프레임과 이를 이용한 패키지 조립방법에 관한 것으로 패키지의 신뢰도를 향상시키기 위해 소-크 테스트 동안 다이 접착제 부분의 흡습에 의해 온도 사이클, IR 리플로우 공정을 거치면서 발생되는 패키지의 크랙을 방지하기 위해 흡수된 수분들이 IR 리플로우 공정을 거치는 동안 이동할 수 있는 통로를 제공해주는 것이다.
즉, 리드프레임의 다이패드에 미세한 관통홀을 형성하고, 패키지의 몰드 금형에 미세한 핀을 형성하여 패키지하면 성형수지에 미세한 홀이 형성되어 IR 리플로우 공정시에 수분들의 통로가 되어 패키지의 크랙을 방지할 수 있다.-
公开(公告)号：KR1019960039235A
公开(公告)日：1996-11-21
申请号：KR1019950009659
申请日：1995-04-24
Applicant: 삼성전자주식회사
IPC: H01L21/60
Abstract: 본 발명은 TAB의 내부 리드와 범프를 본딩하는 소위, TAB-ILB(Inner Lead Bonding) 공정에서 가해지는 높은 열에 의해서 내부 리드와 폴리머 테이프를 접착하는 접착제가 녹아서 흘러내리는 디그레이데이션(Degradtion) 현상을 방지하며, ILB 공정이 끝난 다음에 범프와 내부 리드간의 열팽창 계수의 차이 때문에 생기는 전기적 불량을 방지하기 위한 것이다. ILB 공정에서 사용되는 본 발명에 따른 내부 리드 본딩 장비는 본딩될 내부 리드와 범프에 전달되는 높은 열이 내부 리드와 폴리머 테이프를 부착하는 접착제에 전달되는 것을 방지하기 위해서 열전달 경로 중간에 열전도성이 우수한 구리나 구리 합금 또는 합금 42로 이루어지는 열방열핀을 부착하여 접착제로 전달되는 열을 빼앗고 대류에 의해 전달되는 열도 차단하는 두가지 기능을 한다. 이러한 열방열 핀을 사용하여 내부 리드 본딩을 한 경우 종래에 비해 접착제 주위의 온도는 약 30％ 가량 떨어졌다.
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Patent Agency Ranking
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公开(公告)号：KR101429722B1
公开(公告)日：2014-09-25
申请号：KR1020080073666
申请日：2008-07-28
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L21/565 , H01L23/5387 , H01L24/24 , H01L24/82 , H01L24/97 , H01L25/0657 , H01L25/105 , H01L25/50 , H01L2224/24226 , H01L2224/76155 , H01L2224/82102 , H01L2224/97 , H01L2225/06524 , H01L2225/06572 , H01L2225/1023 , H01L2225/1058 , H01L2225/1064 , H01L2924/01005 , H01L2924/01006 , H01L2924/01033 , H01L2924/15311 , H01L2224/82
Abstract: 적층된 칩들을 갖는 전자 장치 형성 방법을 제공한다. 이 방법은 기판 상에 행 방향을 따라 복수개가 배열되며 열 방향을 따라 하나 또는 복수개가 배열된 칩들을 형성하는 것을 포함한다. 상기 칩들 사이에 몰딩막을 형성한다. 상기 칩들 사이의 상기 몰딩막에 그루브들(grooves)을 형성하되, 상기 그루브들의 각각은 상기 행 방향을 따라 배열된 상기 칩들 사이에 형성한다. 상기 그루브들이 형성된 기판 상에 도전성의 재배선들을 형성한다. 상기 그루브들 중 홀수 번째 또는 짝수 번째의 그루브를 따라 상기 기판을 절단하여(sawing) 복수개의 단위 기판들로 분리한다. 상기 분리된 상기 단위 기판들 중 적어도 하나의 단위 기판을 상기 그루브들 중 절단되지 않은 그루브를 중심으로 접는다.
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公开(公告)号：KR1020140098636A
公开(公告)日：2014-08-08
申请号：KR1020130013485
申请日：2013-02-06
Applicant: 삼성전자주식회사
IPC: G01R31/265 , G01R31/26 , G01N29/04
CPC classification number: G01N29/14 , G01N29/4454 , G01N2291/0289 , H01L21/67288
Abstract: The technical idea of the present invention provides an apparatus and method for detecting a defect in a semiconductor device, which can detect a defect in a semiconductor device in real time during a semiconductor process. The apparatus for detecting a defect in a semiconductor device comprises at least one sensor mounted on a semiconductor processing equipment to which a semiconductor device is physically connected, and detecting a signal which is generated in the semiconductor device with the semiconductor processing equipment as a medium; a signal converter to convert the detected signal into a digital signal via the sensor; and a signal analyzer for determining whether the semiconductor device is damaged or not by a predetermined rule by analyzing the digital signal from the signal converter.
Abstract translation: 本发明的技术思想提供了一种用于检测半导体器件中的缺陷的装置和方法，其可以在半导体处理期间实时地检测半导体器件中的缺陷。 用于检测半导体器件中的缺陷的装置包括安装在半导体器件物理连接的半导体处理设备上的至少一个传感器，并且利用半导体处理设备作为介质来检测在半导体器件中产生的信号; 信号转换器，用于经由传感器将检测信号转换为数字信号; 以及信号分析器，用于通过分析来自信号转换器的数字信号，通过预定规则来确定半导体器件是否损坏。
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公开(公告)号：KR1020130027628A
公开(公告)日：2013-03-18
申请号：KR1020110062479
申请日：2011-06-27
Applicant: 삼성전자주식회사
CPC classification number: H01L24/03 , H01L24/05 , H01L24/06 , H01L24/24 , H01L24/29 , H01L24/32 , H01L24/82 , H01L24/83 , H01L24/92 , H01L24/94 , H01L24/97 , H01L25/0657 , H01L25/50 , H01L2224/02371 , H01L2224/03002 , H01L2224/03462 , H01L2224/03464 , H01L2224/0362 , H01L2224/04105 , H01L2224/05124 , H01L2224/05139 , H01L2224/05144 , H01L2224/05147 , H01L2224/05558 , H01L2224/05618 , H01L2224/05624 , H01L2224/05639 , H01L2224/05644 , H01L2224/05647 , H01L2224/05655 , H01L2224/05657 , H01L2224/05666 , H01L2224/05671 , H01L2224/05681 , H01L2224/05684 , H01L2224/06155 , H01L2224/24145 , H01L2224/24146 , H01L2224/24226 , H01L2224/2919 , H01L2224/32145 , H01L2224/73267 , H01L2224/82101 , H01L2224/83192 , H01L2224/92244 , H01L2224/94 , H01L2224/97 , H01L2225/06524 , H01L2225/06527 , H01L2225/06551 , H01L2225/06562 , H01L2225/06565 , H01L2924/14 , H01L2924/1431 , H01L2924/1434 , H01L2924/15311 , H01L2224/03 , H01L2224/83 , H01L2224/82 , H01L2924/00
Abstract: PURPOSE: A laminated semiconductor device is provided to reduce an interval of a rewiring unit formed between laminated semiconductor chips by forming a scribe lane part with a step with a semiconductor chip on one side of the semiconductor chip and forming the rewiring unit on a scribe lane part. CONSTITUTION: A plurality of semiconductor chips(100,200,300) are vertically laminated and are arranged on a substrate(10). A scribe lane part(120,220,320) is formed on one side of the semiconductor chip to have a step with the semiconductor chip. A rewiring part(160,260,360) is formed on the scribe lane part and the semiconductor chip. The rewiring part covers a pad(50) formed on the semiconductor chip. A signal connection member(500) is formed on one side of the semiconductor chip and electrically connects the rewiring part. A bonding layer(250) is formed on the semiconductor chip and the rewiring part to bond another semiconductor chip.
Abstract translation: 目的：提供一种层叠半导体器件，通过在半导体芯片的一侧上形成具有半导体芯片的步骤的划线路部分，并在切割线上形成重新布线单元，来减小层叠半导体芯片之间形成的重新布线单元的间隔 部分。 构成：将多个半导体芯片（100,200,300）垂直层叠并配置在基板（10）上。 在半导体芯片的一侧上形成划线路部分（120,220,320）以与半导体芯片形成台阶。 重划线部分（160,260,360）形成在划线路部分和半导体芯片上。 再布线部分覆盖形成在半导体芯片上的焊盘（50）。 信号连接构件（500）形成在半导体芯片的一侧，并电连接重新布线部分。 在半导体芯片和重新布线部分上形成结合层（250）以将另一半导体芯片接合。
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公开(公告)号：KR101227078B1
公开(公告)日：2013-01-29
申请号：KR1020080117488
申请日：2008-11-25
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L2224/16235 , H01L2224/32145 , H01L2224/48227 , H01L2224/73207 , H01L2224/73253 , H01L2224/73265 , H01L2224/97 , H01L2924/014 , H01L2924/15311 , H01L2924/00012 , H01L2224/81 , H01L2224/85
Abstract: 반도체 패키지 및 그 형성방법이 제공된다. 이 반도체 패키지는 인쇄 회로 기판, 인쇄 회로 기판 상에 실장되고, 인쇄 회로 기판에 인접한 하부면 및 하부면에 대향된 상부면을 포함하는 제 1 반도체 칩 및 제 1 반도체 칩 상에 실장된 칩 패키지를 포함한다. 칩 패키지는 제 1 반도체 칩의 상부면과 전기적으로 직접 연결될 수 있다.
반도체 패키지, 인터포저, 비메모리 소자, 메모리 소자
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