公开(公告)号：KR1020090108479A

公开(公告)日：2009-10-15

申请号：KR1020080033916

申请日：2008-04-11

Applicant: 삼성전자주식회사

Inventor： 유경창 ,  정홍식 ,  정기태 ,  박정훈 ,  송윤종

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/144 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/1675 ,  H01L21/67063 ,  H01L21/76256 ,  H01L45/143 ,  H01L45/1691

Abstract: PURPOSE: A method for forming a phase change memory unit, a manufacturing method of a phase change memory device using the same, and a phase change memory device formed by the same are provided to prevent deterioration of a phase change material film. CONSTITUTION: A conductive film is formed on a substrate(100) in which a trench is formed. A first electrode is formed by flattening a top part of the conductive film until a top surface of the substrate is exposed. A second spacer is formed, and covers a part of the first electrode. A phase change material film is formed on the first electrode and the second spacer. A second electrode is formed on the phase change material film.

Abstract translation: 目的：提供一种用于形成相变存储器单元的方法，使用该相变存储器单元的相变存储器件的制造方法以及由其形成的相变存储器件，以防止相变材料膜的劣化。 构成：在形成有沟槽的基板（100）上形成导电膜。 第一电极通过使导电膜的顶部平坦化直到基板的顶表面露出而形成。 形成第二间隔物，并覆盖第一电极的一部分。 相变材料膜形成在第一电极和第二间隔物上。 在相变材料膜上形成第二电极。

公开(公告)号：KR1020090082784A

公开(公告)日：2009-07-31

申请号：KR1020080008731

申请日：2008-01-28

Applicant: 삼성전자주식회사

Inventor： 전병길 ,  정홍식 ,  이강운 ,  민병준 ,  이한주

IPC: G11C16/02 ,  G11C16/06

CPC classification number: G11C16/0483 ,  G11C11/005 ,  G11C16/0416

Abstract: A flash memory device employing NVARAM cells is provided to improve a random reading and writing speed up to an access speed of the NVARM by reading the data in a NVRAM(Non-Volatile Random Access Memory) cell region when a page of a memory cell array is selected. A memory cell array(312) includes an NVRAM cell region(311a) and an NAND flash cell region(311b). A plurality of flash memory cell strings are arranged in a NAND flash cell region in first rows with the columns. The NVRAM cells are arranged in the NVRAM cell region in second rows with the columns. One page unit is comprised of the flash memory cells and the NVRAM cells connected to one word line. The NVRAM cell region is included in the spare region or data region of the memory cell array. The NVRAM cell is an FRAM cell, an MRAM cell or a PRAM cell.

Abstract translation: 提供采用NVARAM单元的闪速存储器件，用于通过在存储单元阵列的页面上读取NVRAM（非易失性随机存取存储器）单元区域中的数据来提高NVARM的访问速度的随机读取和写入速度 被选中。 存储单元阵列（312）包括NVRAM单元区域（311a）和NAND闪存单元区域（311b）。 多列闪存单元串被布置在具有列的第一行的NAND闪存单元区域中。 NVRAM单元被排列在具有列的第二行的NVRAM单元区域中。 一页单元由闪存单元和连接到一个字线的NVRAM单元组成。 NVRAM单元区域被包括在存储单元阵列的备用区域或数据区域中。 NVRAM单元是FRAM单元，MRAM单元或PRAM单元。

公开(公告)号：KR1020080096071A

公开(公告)日：2008-10-30

申请号：KR1020070040990

申请日：2007-04-26

Applicant: 삼성전자주식회사

Inventor： 임근수 ,  이상영 ,  정홍식 ,  유정준

IPC: G06F12/00

Abstract: A code generation method for a non-volatile ram is provided to extend the life time of the ram, and improve the read and write efficiency of the ram. A code command access frequency is calculated through the profiling(S200). A basic block including frequently accessed code command is set up(S202). The basic block and blocks for calling the basic block are copied(S204). A code is generated by grouping, and integrating the copied blocks(S206).

Abstract translation: 提供了非易失性RAM的代码生成方法，以延长RAM的使用寿命，提高RAM的读写效率。 通过分析计算代码命令访问频率（S200）。 建立包括经常访问的代码命令的基本块（S202）。 复制用于调用基本块的基本块和块（S204）。 通过对复制的块进行分组和整合来生成代码（S206）。

公开(公告)号：KR1020060015180A

公开(公告)日：2006-02-16

申请号：KR1020040064030

申请日：2004-08-13

Applicant: 삼성전자주식회사

Inventor： 박재현 ,  정홍식 ,  정기태 ,  정원철

IPC: G11C11/15

CPC classification number: G11C11/161 ,  G11C5/02 ,  H01L27/222 ,  H01L43/12

Abstract: 도금층으로 둘러싸인 분할된 서브 디지트 라인들을 갖는 자기 램 셀의 제조방법들을 제공한다. 이 방법들은 반도체기판 상에 제1 층간절연층을 형성하는 것과, 상기 제1 층간절연층 내에 그루브를 형성하는 것을 구비한다. 상기 그루브를 갖는 기판 상에 콘포말한 도금층(conformal cladding layer)을 형성한다. 상기 그루브 내의 상기 도금층의 소정영역 상에 격리벽(separating wall)을 형성하여 상기 그루브의 적어도 일부를 제1 및 제2 그루브들로 분할시킨다. 상기 제1 및 제2 그루브들 내에 각각 제1 및 제2 서브 디지트 라인들을 형성한다. 상기 격리벽 및 도금층을 관통하여 상기 서브 디지트 라인들 사이의 영역을 지나는 개구부를 형성하고, 상기 개구부의 측벽 상에 스페이서를 형성한다. 상기 스페이서를 식각 마스크로 사용하여 상기 제1 층간절연막을 식각하여 상기 반도체기판을 노출시키는 자기저항체 콘택 홀을 형성한다.

公开(公告)号：KR100389924B1

公开(公告)日：2003-07-04

申请号：KR1020010004224

申请日：2001-01-30

Applicant: 삼성전자주식회사

Inventor： 양원석 ,  송상호 ,  김기남 ,  정홍식

IPC: H01L27/10

CPC classification number: H01L21/76834 ,  H01L21/76804 ,  H01L21/76831 ,  H01L21/76832 ,  H01L27/10814 ,  H01L27/10885 ,  H01L27/10894

Abstract: An etch-stop layer is selectively provided between layers of a multiple-layered circuit in a selective manner so as to allow for outgassing of impurities during subsequent fabrication processes. The etch-stop layer is formed over an underlying stud so as to serve as an alignment target during formation of an overlying stud formed in an upper layer. In this manner multiple-layered circuits, for example memory devices, can be fabricated in relatively dense configurations.

Abstract translation: 蚀刻停止层以选择性的方式选择性地设置在多层电路的层之间，以允许在随后的制造工艺期间杂质的除气。 蚀刻停止层形成在下面的柱上，以便在上层中形成的上面的柱中形成对准目标。 以这种方式，可以以相对密集的配置来制造多层电路，例如存储器设备。

公开(公告)号：KR1020020083263A

公开(公告)日：2002-11-02

申请号：KR1020010022677

申请日：2001-04-26

Applicant: 삼성전자주식회사

Inventor： 장세명 ,  김기남 ,  정홍식 ,  황유상

IPC: H01L27/108

CPC classification number: H01L27/10855 ,  H01L21/76895 ,  H01L21/76897 ,  H01L27/10814 ,  H01L28/91

Abstract: PURPOSE: A storage electrode of a capacitor and a method for manufacturing the same are provided to prevent a lapse or a slope of a storage node by enhancing the mechanical strength and to increase capacitance by increasing effective surface of the storage node. CONSTITUTION: After forming bit lines(300) on a semiconductor substrate(100), a protection layer(350) is formed on the bit lines(300). Conductive contact pads(550) having same height to the protection layer are formed between the bit lines(300). An electrode supporting layer(610) is formed on the entire surface of the resultant structure. An etch stopper(630) is formed on the electrode supporting layer(610). A mold layer(650) is formed on the etch stopper(630). Opening holes(670) are formed to expose the conductive contact pads(550) by sequentially etching the mold layer, the etch stopper and the electrode supporting layer. Storage electrodes(800) are formed in the opening holes. By removing the mold layer(650), an outer wall of the storage electrodes(800) is exposed.

Abstract translation: 目的：提供电容器的存储电极及其制造方法，以通过增加存储节点的有效表面来增强机械强度和增加电容来防止存储节点的经过或斜率。 构成：在半导体衬底（100）上形成位线（300）之后，在位线（300）上形成保护层（350）。 在位线（300）之间形成与保护层相同高度的导电接触焊盘（550）。 在所得结构的整个表面上形成电极支撑层（610）。 在电极支撑层（610）上形成蚀刻停止层（630）。 在蚀刻停止器（630）上形成模层（650）。 形成开孔（670），以通过依次蚀刻模具层，蚀刻停止器和电极支撑层来露出导电接触焊盘（550）。 存储电极（800）形成在开孔中。 通过去除模具层（650），存储电极（800）的外壁被暴露。

公开(公告)号：KR1020020033486A

公开(公告)日：2002-05-07

申请号：KR1020010004224

申请日：2001-01-30

Applicant: 삼성전자주식회사

Inventor： 양원석 ,  송상호 ,  김기남 ,  정홍식

IPC: H01L27/10

CPC classification number: H01L21/76834 ,  H01L21/76804 ,  H01L21/76831 ,  H01L21/76832 ,  H01L27/10814 ,  H01L27/10885 ,  H01L27/10894

Abstract: PURPOSE: A semiconductor device having a bit line landing pad and a borderless contact on a bit line stud with a localized etch stop layer formed in a void region is provided to prevent over-etch, a deteriorated profile and defective step coverage and to reduce a bit defect caused by a contact, by forming etch stop layer pads in the upper region of a stud. CONSTITUTION: The first insulation layer(202) is formed on a substrate(200). The second insulation layer(302) is formed on the first insulation layer. The stud penetrates the first and second insulation layers. The third insulation layer(204) is formed on the uppermost portion of the stud. The first pad is composed of an etch stop layer formed on the stud and under the third insulation layer, formed in the void region made after a part of the second insulation layer is eliminated.

Abstract translation: 目的：提供一种半导体器件，其具有位线着陆焊盘和位于空白区域上形成的局部蚀刻停止层的位线接头上的无边界触点，以防止过度蚀刻，劣化的轮廓和缺陷的台阶覆盖并减少 通过在螺柱的上部区域中形成蚀刻停止层焊盘，由触点引起的位缺陷。 构成：第一绝缘层（202）形成在基板（200）上。 第二绝缘层（302）形成在第一绝缘层上。 螺柱穿透第一和第二绝缘层。 第三绝缘层（204）形成在螺柱的最上部。 第一焊盘由形成在第一绝缘层的一部分之后形成的空隙区域中的形成在螺柱上的第三绝缘层下面的蚀刻停止层组成。

公开(公告)号：KR1020020033485A

公开(公告)日：2002-05-07

申请号：KR1020010004223

申请日：2001-01-30

Applicant: 삼성전자주식회사

Inventor： 양원석 ,  황유상 ,  김기남 ,  정홍식

IPC: H01L27/10

CPC classification number: H01L21/76897 ,  H01L21/76829 ,  H01L21/76834 ,  H01L27/10882 ,  H01L27/10894

Abstract: PURPOSE: A semiconductor device having a bit line landing pad and a borderless contact on a bit line stud with a localized etch stop material layer is provided to prevent over-etch, a deteriorated profile and defective step coverage and to reduce a bit defect caused by a contact, by forming etch stop material layers in a region on the stud. CONSTITUTION: The first and second circuit regions are parallel with each other in the first insulation layer, including respective conductive line(222) and studs(220a,220b). The first etch stop material layer(224a,224b) forms at least one spacer on the sidewall of the conductive line on the first circuit region. The second etch stop material layer selectively patterned in the second circuit region covers a region including the stud on the second circuit region.

Abstract translation: 目的：提供具有位线着色焊盘和位于具有局部蚀刻停止材料层的位线螺柱上的无边界接触的半导体器件，以防止过蚀刻，劣化的轮廓和缺陷的台阶覆盖，并且减少由于 通过在螺柱上的区域中形成蚀刻停止材料层来形成接触。 构成：第一和第二电路区域在第一绝缘层中彼此平行，包括相应的导线（222）和螺柱（220a，220b）。 第一蚀刻停止材料层（224a，224b）在第一电路区域上的导电线的侧壁上形成至少一个间隔物。 在第二电路区域中选择性地图案化的第二蚀刻停止材料层覆盖包括在第二电路区域上的螺柱的区域。

公开(公告)号：KR1019980068063A

公开(公告)日：1998-10-15

申请号：KR1019970004495

申请日：1997-02-14

Applicant: 삼성전자주식회사

Inventor： 전정식 ,  권상동 ,  정홍식 ,  민경진

IPC: H01L21/76

Abstract: 본 발명은 본 발명에 의한 반도체 소자의 트렌치 형성 방법을 개시한다. 이는 반도체 기판 상에 패드 산화막을 증착하는 제 1 단계; 상기 패드 산화막 상에 질화막(SiN)을 증착하여 물질층을 형성하는 제 2 단계; 상기 물질층 상에 감광막을 증착한 후 패터닝하는 제 3 단계; 상기 패터닝된 감광막을 마스크로하고 O
2 및 CHF
3 를 사용하여 상기 물질층과 패드 산화막을 식각하는 제 4 단계; 상기 감광막을 제거하는 제 5 단계; 및 상기 물질층을 마스크로하고 Cl
2 , HBr 및 O
2 를 사용하여 상기 반도체 기판을 식각하는 제 6 단계로 이루어진다. 즉, 고온 산화막/질화막 또는 질화막을 마스크층으로 이용하고 상기 마스크층과 그 하부의 패드 산화막을 동시에 식각함으로써 공정이 단순해지고, 상기 마스크층에 대한 반도체 기판의 식각 선택비가 큰 분위기에서 트렌치를 형성함으로써 상기 마스크층의 손상없이 일정한 선폭(critical dimension)의 트렌치를 형성할 수 있다는 잇점이 있다.

公开(公告)号：KR1019980066737A

公开(公告)日：1998-10-15

申请号：KR1019970002434

申请日：1997-01-28

Applicant: 삼성전자주식회사

Inventor： 정홍식

IPC: H01L27/108

Abstract: 본 발명은 커패시터의 스토리지 전극 형성 방법을 개시한다. 이는 층간 절연층이 형성된 반도체 기판 상에 콘택 홀을 형성하는 제 1 단계; 상기 콘택 홀이 형성된 반도체 기판 전면에 도전 물질을 증착한 후 상기 콘택 홀보다 크게 패터닝함으로써 도전층을 형성하는 제 2 단계; 상기 도전층 표면에 자연 산화막(Native Oxide)이 형성되는 제 3 단계; 상기 자연 산화막의 식각율이 상기 도전층의 식각율보다 큰 분위기에서 식각하여 스토리지 전극을 형성하는 제 4 단계; 및 상기 스토리지 전극 표면에 남아있는 자연 산화막을 제거하는 제 5 단계로 이루어진다. 즉 스토리지 전극의 구성물질과 자연 산화막의 식각율 차이를 이용하여 스토리지 전극 표면에 요철을 발생함으로써 스토리지 전극의 표면적이 증가시키는데 그 결과 커패시터의 용량이 커지고 공정이 단순해지는 장점이 있다.