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公开(公告)号：KR102219096B1
公开(公告)日：2021-02-24
申请号：KR1020140101221
申请日：2014-08-06
Applicant: 삼성전자주식회사
IPC: H01L29/78
Abstract: 성능개선을위한패턴구조가적용된반도체장치가제공된다. 상기반도체장치는, 소자분리막을사이에두고제1 방향으로이격된제1 및제2 액티브영역, 제1 액티브영역상에제1 방향과교차하는제2 방향으로연장되어형성되는제1 노말게이트, 일부는소자분리막의일단과오버랩되고나머지일부는제1 액티브영역과오버랩되고, 제1 노말게이트와제1 방향으로이격되어형성된제1 더미게이트, 일부는소자분리막의타단과오버랩되고나머지일부는제2 액티브영역과오버랩되어형성되는제2 더미게이트, 제1 노말게이트와제1 더미게이트사이의소오스또는드레인영역상에형성되는제1 노말소오스또는드레인콘택; 및소자분리막상에제1 및제2 더미게이트와비오버랩되어형성되고, 제1 노말소오스또는드레인콘택과다른크기를가지는더미콘택을포함한다.
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公开(公告)号：KR101481401B1
公开(公告)日：2015-01-14
申请号：KR1020080046139
申请日：2008-05-19
Applicant: 삼성전자주식회사
CPC classification number: G11C5/146 , G11C13/0004 , G11C13/0038 , G11C2213/72 , H01L27/101 , H01L27/2445 , H01L27/2463 , H01L45/06 , H01L45/1233 , H01L45/126 , H01L45/144
Abstract: 본 발명은 비휘발성 기억 장치를 제공한다. 이 장치는 저항 소자와 저항소자의 일단에 연결되는 바이폴라 트랜지스터를 포함하는 메모리 셀, 저항 소자의 타단에 연결되고 행 방향으로 진행하는 비트라인, 바이폴라 트랜지스터의 베이스에 연결되고 열 방향으로 진행하는 워드라인, 및 바이폴라 트랜지스터의 베이스와 상기 콜렉터 사이에 리버스 바이어스를 인가하는 리버스 바이어스 회로를 포함하되, 메모리 셀들은 행들과 열들로 배열되어 메모리 셀 에레이를 이루고, 상기 바이폴라 트랜지스터의 에미터는 상기 저항 소자의 일단에 연결된다.
비휘발성 기억 장치, 바이폴라 트랜지스터, 리버스 바이어스-
公开(公告)号：KR101374337B1
公开(公告)日：2014-03-17
申请号：KR1020070105211
申请日：2007-10-18
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: H01L27/0629 , H01L21/8249 , H01L27/0623 , H01L27/0635
Abstract: 능동소자를 갖는 반도체소자 및 그 제조방법을 제공한다. 이 반도체소자는 제1 회로 영역 및 제2 회로 영역을 갖는 반도체 기판을 포함한다. 상기 제2 회로 영역의 반도체기판에 웰 영역이 제공된다. 상기 제1 회로 영역의 반도체 기판에 제공되고 상기 제1 회로 영역의 반도체기판과 다른 도전형을 갖는 제1 반도체 영역 및 상기 웰 영역에 제공되고 상기 웰 영역과 다른 도전형을 갖는 제2 반도체 영역이 제공된다. 상기 제1 및 제2 반도체 영역들의 측벽들을 둘러싸는 절연성의 격리막이 제공된다. 상기 제1 및 제2 반도체 영역들 및 상기 격리막을 덮는 하부 층간절연막이 제공된다. 상기 하부 층간절연막을 관통하며 상기 제1 반도체 영역을 노출시키는 제1 소자 홀 및 상기 제2 반도체 영역을 노출시키는 제2 소자 홀이 제공된다. 상기 제1 소자 홀 내에서 수직배열된 제1 하부 반도체 패턴 및 상기 제1 반도체 영역과 다른 도전형의 제1 상부 반도체 패턴이 제공된다. 상기 제2 소자 홀 내에서 수직 배열된 제2 하부 반도체 패턴 및 상기 제2 반도체 영역과 다른 도전형의 제2 상부 반도체 패턴이 제공된다. 상기 웰 영역, 상기 제2 반도체 영역, 상기 제2 하부 반도체 패턴 및 상기 제2 상부 반도체 패턴을 구비하는 능동소자 구조체(active element structure)가 제공된다.
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Patent Agency Ranking
公开(公告)号：KR1020130127119A
公开(公告)日：2013-11-22
申请号：KR1020120050789
申请日：2012-05-14
Applicant: 삼성전자주식회사
Inventor： 하대원
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L45/04 , H01L21/31051 , H01L21/76224 , H01L27/2409 , H01L45/1233 , H01L45/143 , H01L45/144 , H01L45/1691
Abstract: For a resistive non-volatile memory device and a manufacturing method thereof, a device separation film protruding from a substrate and a cell switch having the same surface as a top surface of the device separation film and arranged in a cell area are provided. An arrangement error between the cell switch and an activation area is prevented to improve an current property of the switch and reduce a process step of forming the switch.
Abstract translation: 对于电阻性非易失性存储器件及其制造方法，提供从衬底突出的器件分离膜和具有与器件分离膜的顶表面相同表面并且布置在单元区域中的单元开关。 防止了电池开关与激活区域之间的布置错误，以改善开关的电流特性并减少了形成开关的处理步骤。
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公开(公告)号：KR1020090039515A
公开(公告)日：2009-04-22
申请号：KR1020070105211
申请日：2007-10-18
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: H01L27/0629 , H01L21/8249 , H01L27/0623 , H01L27/0635
Abstract: A semiconductor device with an active element and a manufacturing method thereof are provided to implement a highly integrated semiconductor circuit and to minimize a plane area of the active elements by vertically arranging component parts of the active elements. A semiconductor region is provided to a fixed region of a semiconductor substrate(1). The semiconductor region has the conductivity different from the semiconductor substrate. A lower interlayer insulating layer is formed on the substrate. A first device hole(31a) and a second device hole(31b) are passed through the lower interlayer insulating layer to expose the semiconductor region. A first lower semiconductor pattern(42a) and a first upper semiconductor pattern(42b) are vertically arranged inside a first element hole. A second lower semiconductor pattern(44a) and a second upper semiconductor pattern(44b) are vertically arranged in the second element hole.
Abstract translation: 提供具有有源元件的半导体器件及其制造方法，以实现高度集成的半导体电路，并且通过垂直布置有源元件的组成部分来最小化有源元件的平面面积。 半导体区域设置在半导体衬底（1）的固定区域。 半导体区域具有与半导体衬底不同的导电性。 在基板上形成下层层间绝缘层。 第一器件孔（31a）和第二器件孔（31b）穿过下层间绝缘层以露出半导体区域。 第一下半导体图案（42a）和第一上半导体图案（42b）垂直地布置在第一元件孔的内部。 第二下半导体图案（44a）和第二上半导体图案（44b）垂直布置在第二元件孔中。
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公开(公告)号：KR1020090027045A
公开(公告)日：2009-03-16
申请号：KR1020070092219
申请日：2007-09-11
Applicant: 삼성전자주식회사
IPC: G11C13/02
CPC classification number: G11C11/5678 , G11C11/56 , G11C13/0004
Abstract: A multi level memory device and an operation method thereof are provided to solve a problem of a resistance drift by parallel arranging variable resistance patterns. A bottom conductive pattern(41) and a first electrode(11) are arranged on a substrate(10). The first electrode is contacted in the bottom conductive pattern. A top conductive pattern(42) and a second electrode(12) are arranged on a top of the first electrode. The second electrode is contacted in the top conductive pattern. Variable resistance patterns(21, 22, 23) are arranged between the first electrode and the second electrode. Isolation film patterns(31, 32) are arranged between the variable resistance patterns. Side walls of the variable resistance patterns are contacted with main surfaces of the first electrode and the second electrode. The variable resistance patterns parallel connect the first electrode to the second electrode.
Abstract translation: 提供一种多电平存储器件及其操作方法，以通过并联排列可变电阻图案来解决电阻漂移的问题。 底部导电图案（41）和第一电极（11）布置在基板（10）上。 第一电极在底部导电图案中接触。 顶部导电图案（42）和第二电极（12）布置在第一电极的顶部上。 第二电极在顶部导电图案中接触。 可变电阻图案（21,22,23）布置在第一电极和第二电极之间。 隔离膜图案（31,32）布置在可变电阻图案之间。 可变电阻图案的侧壁与第一电极和第二电极的主表面接触。 可变电阻图案将第一电极并联连接到第二电极。
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公开(公告)号：KR1020070013040A
公开(公告)日：2007-01-30
申请号：KR1020050067375
申请日：2005-07-25
Applicant: 삼성전자주식회사
Inventor： 하대원
IPC: H01L21/762
CPC classification number: H01L21/76224 , H01L29/78
Abstract: A semiconductor device is provided to control deterioration of a PMOS transistor's characteristic caused by hot electron induced punch-through by controlling trapping of charged particles in an insulating liner pattern and on an interface between the insulating liner pattern and a buffer insulation layer pattern. An active region and a field region adjacent to the active region are included in a semiconductor substrate(100). A trench isolation layer(130a) is formed in the substrate in the field region to confine the active region, having a protrusion part higher than the surface of the semiconductor substrate in the active region. An insulating liner pattern(125a) is interposed between the trench isolation layer and the semiconductor substrate, covering the sidewall of the protrusion part of the trench isolation layer. A gate layer pattern is formed on the semiconductor substrate in the active region, covering the semiconductor substrate in the active region and having an upper surface positioned in substantially the same horizontal line as the upper surface of the trench isolation layer. A gate line(140) covers the gate line pattern to be self-aligned with the gate layer pattern, extended to the upper part of the trench isolation layer. A buffer insulation layer pattern(120a) is interposed between the insulating liner pattern and the semiconductor substrate. In the gate layer pattern, a gate dielectric layer pattern and a gate conductive layer pattern are stacked.
Abstract translation: 提供了一种半导体器件，用于通过控制绝缘衬垫图案中的带电粒子的捕获和绝缘衬垫图案与缓冲绝缘层图案之间的界面来控制由热电子诱发穿通引起的PMOS晶体管特性的劣化。 与有源区相邻的有源区和场区包括在半导体衬底（100）中。 在场区域中的衬底中形成沟槽隔离层（130a），以在有源区域中限制具有高于半导体衬底的表面的突出部分的有源区域。 绝缘衬垫图案（125a）插入在沟槽隔离层和半导体衬底之间，覆盖沟槽隔离层的突起部分的侧壁。 栅极层图案形成在有源区域的半导体衬底上，在有源区域中覆盖半导体衬底，并且上表面位于与沟槽隔离层的上表面大致相同的水平线上。 栅极线（140）覆盖与栅极层图案自对准的栅极线图案，延伸到沟槽隔离层的上部。 在绝缘衬垫图案和半导体衬底之间插入缓冲绝缘层图案（120a）。 在栅极层图案中，层叠栅极电介质层图案和栅极导电层图案。
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