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公开(公告)号：KR1020070078923A
公开(公告)日：2007-08-03
申请号：KR1020060009366
申请日：2006-01-31
Applicant: 삼성전자주식회사
IPC: H01L21/8228
CPC classification number: H01L21/823857 , H01L21/823842
Abstract: A method for fabricating a gate with an oxygen-free ashing process in a semiconductor device is provided to improve thickness and reliability of a gate insulating layer by removing photoresist with an oxygen-free ashing process in a gate electrode forming process. A high dielectric constant layer having a dielectric constant higher than a dielectric constant of a silicon oxide layer an upper surface of a semiconductor substrate including an NMOS region(100) and a PMOS region(110). An etch target layer is formed on an upper surface of the high dielectric constant layer. A photoresist pattern is formed on an upper surface of the etch target layer to expose one of the NMOS region and the PMOS region. The etch target layer is etched by using the photoresist pattern as an etch mask. The photoresist pattern is removed by using plasma formed with oxygen-free gas.
Abstract translation: 提供了一种在半导体器件中制造无氧灰化工艺的栅极的方法，以通过在栅电极形成工艺中通过无氧灰化处理去除光致抗蚀剂来改善栅极绝缘层的厚度和可靠性。 介电常数高于介电常数的介电常数高于氧化硅层的介电常数，上半导体衬底的上表面包括NMOS区（100）和PMOS区（110）。 在高介电常数层的上表面上形成蚀刻目标层。 在蚀刻目标层的上表面上形成光致抗蚀剂图案以暴露NMOS区域和PMOS区域中的一个。 通过使用光致抗蚀剂图案作为蚀刻掩模蚀刻蚀刻目标层。 通过使用无氧气体形成的等离子体去除光致抗蚀剂图案。
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公开(公告)号：KR100688555B1
公开(公告)日：2007-03-02
申请号：KR1020050058559
申请日：2005-06-30
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L21/823842 , H01L21/28194 , H01L29/4958 , H01L29/517 , H01L29/518 , H01L29/78
Abstract: NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서 최적의 Vt 값을 가지도록 하기 위하여 NMOS 트랜지스터 및 PMOS 트랜지스터 각각의 게이트 전극 구성 재료로서 서로 다른 일함수를 가지는 금속 물질을 사용하는 CMOS 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법에 대하여 개시한다. 본 발명에 따른 반도체 소자는 제1 도전형의 제1 채널이 형성되는 제1 MOS 트랜지스터와, 상기 제1 도전형과는 다른 제2 도전형의 제2 채널이 형성되는 제2 MOS 트랜지스터를 가지는 CMOS 트랜지스터를 구비한다. 상기 제1 MOS 트랜지스터는 제1 게이트 절연막과, 상기 제1 게이트 절연막 위에 형성된 Al-금속 합금층과 그 위에 형성된 폴리실리콘층과의 적층 구조를 포함하는 제1 게이트 전극을 포함한다.
일함수, CMOS, 합금, Vfb, Vt-
公开(公告)号：KR1020070006973A
公开(公告)日：2007-01-12
申请号：KR1020050061952
申请日：2005-07-09
Applicant: 삼성전자주식회사
IPC: H01L21/8238 , H01L21/336
Abstract: A method for fabricating a dual metal gate transistor is provided to form a dual metal gate having excellent matching with a basic process of silicon without damaging a gate insulation layer by selectively inducing silicon reaction of metal by a conductive diffusion blocking layer. A first well(100a) of first conductivity type and a second well(100b) of second conductivity type different from the first conductivity type are formed in a semiconductor substrate(100). A gate insulation layer(200) is formed on the first and the second wells. A metal layer(300) is formed on the gate insulation layer. A conductive diffusion blocking layer(400) is formed on the metal layer on the first well. A silicon layer(500) is formed on the metal layer having the conductive diffusion blocking layer. An annealing process is performed on the semiconductor substrate so that the metal layer on the second well is reacted with the silicon layer to form a metal silicon compound layer(600). The metal layer is made of metal having a work function proper for forming a pMOS. The metal silicon compound layer is made of a silicon compound having a work function proper for forming nMOS of the metal.
Abstract translation: 提供一种用于制造双金属栅极晶体管的方法，以通过选择性地通过导电扩散阻挡层诱导金属的硅反应而形成具有与硅的基本工艺具有优异匹配性的双金属栅极而不损坏栅极绝缘层。 在半导体衬底（100）中形成第一导电类型的第一阱（100a）和不同于第一导电类型的第二导电类型的第二阱（100b）。 在第一和第二阱上形成栅绝缘层（200）。 在栅绝缘层上形成金属层（300）。 在第一阱上的金属层上形成导电扩散阻挡层（400）。 在具有导电扩散阻挡层的金属层上形成硅层（500）。 在半导体衬底上进行退火处理，使得第二阱上的金属层与硅层反应形成金属硅化合物层（600）。 金属层由具有适于形成pMOS的功函的金属制成。 金属硅化合物层由具有适于形成金属的nMOS的功函的硅化合物制成。
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公开(公告)号：KR1020060006537A
公开(公告)日：2006-01-19
申请号：KR1020040055616
申请日：2004-07-16
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L21/24
Abstract: 게이트 전체에 금속 실리사이드가 형성되도록 하는 반도체 소자 제조 방법이 제공된다. 반도체 소자 제조 방법은 (a) 반도체 기판 내에 형성된 소오스/드레인 영역을 차폐하고 게이트 전극의 상면을 노출시키는 단계와, (b) 노출된 게이트 전극 상면에 Ni 또는 Ni 합금을 도포하고, 게이트 전극을 300℃ 내지 500℃에서 가열하여 게이트 전극을 1차 상변화시키는 단계 및 (c) 게이트 전극의 1차 상변화가 완료된 기판을 (b) 단계의 온도보다 높은 온도에서 가열하여 게이트 전극을 2차 상변화시켜 완전 실리사이드화된 게이트 전극을 형성하는 단계를 포함한다.
실리사이드, 금속 게이트, 니켈-
公开(公告)号：KR1020050117138A
公开(公告)日：2005-12-14
申请号：KR1020040042354
申请日：2004-06-09
Applicant: 삼성전자주식회사
IPC: H01L21/24
CPC classification number: H01L21/28052 , H01L21/28518 , H01L29/4933 , H01L29/665 , H01L29/66545
Abstract: 이중금속층을 이용한 샐리사이드 공정 및 이를 사용하여 반도체 소자를 제조하는 방법이 제공된다. 상기 샐리사이드 공정은 실리콘을 함유하는 반도체기판 상에 주금속막(main metal layer)을 형성하는 것을 포함한다. 상기 주금속막 상에 적어도 한 종류의 합금원소(at least one species of alloy element)를 함유하는 주금속 합금막(main metal alloy layer)을 형성한다. 상기 주금속막 및 주금속 합금막을 갖는 반도체기판을 열처리하여 주금속 합금 실리사이드막을 형성한다. 바람직한 실시예에 의하면, 상기 주금속막은 니켈막이고, 상기 주금속 합금막은 니켈 탄탈륨 합금막으로 형성할 수 있다. 이 경우에, 개선된 열적 안정성 및 전기적 특성을 갖는 니켈 탄탈륨 실리사이드막을 형성할 수 있다.
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Patent Agency Ranking
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公开(公告)号：KR1020160011019A
公开(公告)日：2016-01-29
申请号：KR1020140091910
申请日：2014-07-21
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78 , H01L29/94
CPC classification number: H01L21/28088 , H01L21/3105 , H01L21/823842 , H01L27/092 , H01L29/517 , H01L29/66545
Abstract: 반도체장치제조방법이제공된다. 반도체장치제조방법은, 기판상에트렌치를포함하는제1 층간절연막을형성하고, 상기트렌치의내측벽과하면을따라컨포말하게고유전율(high-k)막을형성하고, 상기고유전율막상에상기고유전율막을따라제1 일함수조절막을컨포말하게형성하되, 상기제1 일함수조절막은불순물을포함하고, 상기제1 일함수조절막내의불순물을제거하여상기제1 일함수조절막의면저항을 30% 내지 60% 감소시키고, 상기트렌치를채우는게이트메탈을게이트메탈을형성하는것을포함한다.
Abstract translation: 提供一种制造半导体器件的方法。 制造半导体器件的方法包括：在衬底上形成包括沟槽的第一层间绝缘层; 沿沟槽的内侧壁和下表面保形地形成高介电常数层（高k层）; 并且沿高介电常数层上的高介电常数层保形地形成第一功函数控制层。 第一功函数控制层包括杂质; 通过去除第一功函数控制层内的杂质，使第一功函数控制层的表面电阻降低多达30〜60％ 以及形成用于填充沟槽的栅极金属。
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公开(公告)号：KR1020130131698A
公开(公告)日：2013-12-04
申请号：KR1020120055441
申请日：2012-05-24
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/823857 , H01L29/513 , H01L29/66545
Abstract: Provided is a method for manufacturing a semiconductor device having a gate insulating film which is selectively nitrided. The semiconductor device is manufactured by forming a first gate insulating film on a substrate having a first area and a second area; nitriding the first gate insulating film; exposing a part of the substrate by removing a part of the first gate insulating film of the first area; forming a second gate insulating film on a part of the substrate of the first area; performing the heat processing for the first and second gate insulating films in oxygen atmosphere; forming a high-k dielectric film on the first and second insulating films; and forming a metal gate electrode on the high-k dielectric film.
Abstract translation: 提供一种具有选择性氮化的栅极绝缘膜的半导体器件的制造方法。 半导体器件通过在具有第一区域和第二区域的衬底上形成第一栅极绝缘膜来制造; 氮化第一栅极绝缘膜; 通过去除第一区域的第一栅极绝缘膜的一部分来暴露基板的一部分; 在所述第一区域的所述基板的一部分上形成第二栅极绝缘膜; 在氧气氛中进行第一和第二栅极绝缘膜的热处理; 在第一和第二绝缘膜上形成高k电介质膜; 并在高k电介质膜上形成金属栅电极。
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公开(公告)号：KR1020080054709A
公开(公告)日：2008-06-19
申请号：KR1020060127193
申请日：2006-12-13
Applicant: 삼성전자주식회사
IPC: H01L27/115 , B82Y10/00
CPC classification number: H01L21/28282 , B82Y10/00 , H01L29/4234 , H01L29/66833 , H01L29/792
Abstract: A non-volatile memory device and a method for manufacturing the same are provided to maintain a stable characteristic in a thermal process by introducing a charge storage layer including metal nitride nano-dots. A source region(32) and a drain region(34) are formed on a substrate(30). A gate structure(44) includes a charge trap layer(38). The charge trap layer includes a plurality of metal nitride nano-dots and is formed on the substrate. The gate structure further includes a tunnel barrier(36) formed at a lower part of the charge storage layer; a blocking barrier(40) formed at an upper part of the charge storage layer; and a gate electrode layer(42) formed on the blocking barrier. The metal nitride nano-dots are TaN nano-dots. The TaN nano-dots are isolated from each other by the blocking barrier.
Abstract translation: 提供一种非易失性存储器件及其制造方法，通过引入包括金属氮化物纳米点的电荷存储层，在热处理中保持稳定的特性。 源极区（32）和漏极区（34）形成在基板（30）上。 门结构（44）包括电荷陷阱层（38）。 电荷陷阱层包括多个金属氮化物纳米点，并形成在基板上。 栅极结构还包括形成在电荷存储层的下部的隧道势垒（36） 形成在电荷存储层的上部的阻挡屏障（40） 以及形成在阻挡屏障上的栅电极层（42）。 金属氮化物纳米点是TaN纳米点。 TaN纳米点通过阻挡屏障彼此隔离。
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公开(公告)号：KR100827446B1
公开(公告)日：2008-05-06
申请号：KR1020070000279
申请日：2007-01-02
Applicant: 삼성전자주식회사
IPC: H01L21/8238 , H01L21/336
CPC classification number: H01L21/823842 , H01L21/28088 , H01L21/823857 , H01L27/0922 , H01L29/20 , H01L29/22 , H01L29/24 , H01L29/49 , H01L29/4966 , H01L29/513 , H01L29/517
Abstract: 듀얼 게이트를 포함하는 반도체 소자 및 그 제조 방법이 제공된다. 본 발명의 반도체 소자는 NMOS 영역과 PMOS 영역을 포함하는 반도체 기판, 반도체 기판 상에 형성된 게이트 절연막, NMOS 영역의 게이트 절연막 상에 형성된 NMOS 게이트, 및 PMOS 영역의 게이트 절연막 상에 형성된 PMOS 게이트를 포함하되, NMOS 게이트 및 PMOS 게이트 중 어느 하나는 단층 도전막 패턴을 포함하고, NMOS 게이트 및 PMOS 게이트 중 다른 하나는 삼층 도전막 패턴을 포함한다.
듀얼 게이트, 단층 도전막 패턴, 삼층 도전막 패턴, 일함수Abstract translation: 提供了一种包括双栅极的半导体器件及其制造方法。 本发明包括形成在所述NMOS区域和形成于半导体基板上的栅极绝缘膜的栅极绝缘膜上的PMOS栅极的半导体器件，其中包括一个PMOS区域的半导体基板，形成在NMOS区域的栅极绝缘膜和PMOS区域上NMOS栅极 ，NMOS栅极和PMOS栅极中的任一个包括单层导电膜图案，并且NMOS栅极和PMOS栅极中的另一个包括三层导电膜图案。
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