公开(公告)号：KR1020100033333A

公开(公告)日：2010-03-29

申请号：KR1020090041271

申请日：2009-05-12

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  조학주 ,  홍석훈 ,  현상진 ,  나훈주 ,  홍형석

IPC: H01L29/78

CPC classification number: H01L29/42312 ,  H01L21/02225 ,  H01L21/02576 ,  H01L21/02579 ,  H01L29/4232

Abstract: PURPOSE: An N type capping film and a semiconductor device and a method of formation thereof are provided to reduce flat band voltage. The threshold voltage of the metal gate electrode can be low made. CONSTITUTION: A first well domain(106) is arranged in a semiconductor substrate(100). A first gate electrode(140) is arranged on the first well domain. A first N type capping pattern(110), and a first P-type the capping pattern(130) and a first gate insulation pattern(120) are allowed in between the first well domain and the first gate electrode. The first N type capping pattern comprises at least one of laO, gdO, dyO, srO, baO and ErO. The first P-type capping pattern comprises an aluminum oxide film and an aluminum metal oxide layer.

Abstract translation: 目的：提供N型封盖膜和半导体器件及其形成方法以降低平带电压。 可以使金属栅电极的阈值电压低。 构成：在半导体衬底（100）中布置第一阱畴（106）。 第一栅电极（140）布置在第一阱结构域上。 第一N型封盖图案（110）和第一P型封盖图案（130）和第一栅极绝缘图案（120）被允许在第一阱区域和第一栅极电极之间。 第一N型封盖图案包括laO，gdO，dyO，srO，baO和ErO中的至少一种。 第一P型封盖图案包括氧化铝膜和铝金属氧化物层。

公开(公告)号：KR101692362B1

公开(公告)日：2017-01-05

申请号：KR1020110060773

申请日：2011-06-22

Applicant: 삼성전자주식회사

Inventor： 나훈주 ,  홍형석 ,  강상범 ,  현상진 ,  한정희 ,  이준희 ,  손혁준

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/4958 ,  H01L21/82345 ,  H01L21/823828 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/0922 ,  H01L27/0928 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/78

Abstract: 식각정지절연막을이용한반도체장치의제조방법이제공된다. 반도체장치제조방법은, 제1 및제2 영역이정의된기판을제공하고, 상기제1 및제2 영역에각각형성된제1 및제2 트렌치를포함하는층간절연막을형성하고, 상기층간절연막의상면, 상기제1 트렌치의측면및 바닥면, 상기제2 트렌치의측면및 바닥면을따라서, 게이트절연막을컨포말하게형성하고, 상기게이트절연막상에식각정지절연막을형성하고, 상기제1 및제2 트렌치를매립하도록제1 금속막을형성하고, 상기식각정지절연막을식각정지막으로이용하여, 상기제1 영역의상기제1 금속막을제거하는것을포함한다.

Abstract translation: 制造半导体的方法可以包括提供其中限定有第一和第二区域的基板，分别形成层间电介质层，该层间绝缘层包括分别形成在第一和第二区域中的第一和第二沟槽，并沿着顶表面保形地形成栅介电层 层间介质层，第一沟槽和侧面的侧表面和底表面以及第二沟槽的底表面。 可以在栅极介电层上形成蚀刻停止介电层，可以形成第一金属层以填充第一和第二沟槽，并且可以使用蚀刻停止介电层作为蚀刻来去除第一区域中的第一金属层 塞子。

公开(公告)号：KR101656444B1

公开(公告)日：2016-09-09

申请号：KR1020100006553

申请日：2010-01-25

Applicant: 삼성전자주식회사

Inventor： 이혜란 ,  박홍배 ,  현상진 ,  신유균 ,  홍석훈 ,  나훈주 ,  홍형석

IPC: H01L27/092

CPC classification number: H01L27/092 ,  H01L21/823842 ,  H01L21/82385 ,  H01L21/823871 ,  H01L23/485 ,  H01L27/0629 ,  H01L27/0805 ,  H01L27/0811 ,  H01L29/42376 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/94 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 상보형 MOS(Complementary Metal Oxide Semiconductor; CMOS) 트랜지스터를제공할수 있다. 이를위해서, 반도체기판의제 1 및 2 영역들에제 1 및 2 배선구조체들이배치될수 있다. 상기제 1 및 2 영역들은반도체기판에서서로다른도전성들을가질수 있다. 상기제 1 및 2 배선구조체들은반도체기판상에위치할수 있다. 상기제 1 배선구조체는제 2 배선구조체와다른적층구조를가질수 있다. 상기상보형 MOS 트랜지스터는반도체장치에배치될수 있다. 더불어서, 상기반도체장치는반도체모듈에배치될수 있다.

Abstract translation: 提供了CMOS晶体管，具有晶体管的半导体器件和具有该器件的半导体模块。 CMOS晶体管可以包括分别设置在半导体衬底的第一和第二区域中的第一和第二互连结构。 半导体衬底的第一和第二区域可以具有不同的导电类型。 第一和第二互连结构可以设置在半导体衬底上。 第一互连结构可以具有与第二互连结构不同的堆叠结构。 CMOS晶体管可以设置在半导体器件中。 半导体器件可以设置在半导体模块中。

公开(公告)号：KR101591944B1

公开(公告)日：2016-02-11

申请号：KR1020090041271

申请日：2009-05-12

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  조학주 ,  홍석훈 ,  현상진 ,  나훈주 ,  홍형석

IPC: H01L29/78

Abstract: 본발명은반도체소자및 반도체소자의형성방법을제공한다. 이소자는반도체기판, 반도체기판에배치된제1 웰영역, 제1 웰영역상에배치된제1 게이트전극, 및제1 웰영역과제1 게이트전극사이에개재된제1 N형케핑패턴, 제1 P형케핑패턴, 및제1 게이트절연패턴을포함한다.

公开(公告)号：KR1020130131698A

公开(公告)日：2013-12-04

申请号：KR1020120055441

申请日：2012-05-24

Applicant: 삼성전자주식회사

Inventor： 손혁준 ,  현상진 ,  강상범 ,  한성기 ,  홍석훈 ,  홍형석

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823857 ,  H01L29/513 ,  H01L29/66545

Abstract: Provided is a method for manufacturing a semiconductor device having a gate insulating film which is selectively nitrided. The semiconductor device is manufactured by forming a first gate insulating film on a substrate having a first area and a second area; nitriding the first gate insulating film; exposing a part of the substrate by removing a part of the first gate insulating film of the first area; forming a second gate insulating film on a part of the substrate of the first area; performing the heat processing for the first and second gate insulating films in oxygen atmosphere; forming a high-k dielectric film on the first and second insulating films; and forming a metal gate electrode on the high-k dielectric film.

Abstract translation: 提供一种具有选择性氮化的栅极绝缘膜的半导体器件的制造方法。 半导体器件通过在具有第一区域和第二区域的衬底上形成第一栅极绝缘膜来制造; 氮化第一栅极绝缘膜; 通过去除第一区域的第一栅极绝缘膜的一部分来暴露基板的一部分; 在所述第一区域的所述基板的一部分上形成第二栅极绝缘膜; 在氧气氛中进行第一和第二栅极绝缘膜的热处理; 在第一和第二绝缘膜上形成高k电介质膜; 并在高k电介质膜上形成金属栅电极。

公开(公告)号：KR1020100090952A

公开(公告)日：2010-08-18

申请号：KR1020090010200

申请日：2009-02-09

Applicant: 삼성전자주식회사

Inventor： 나훈주 ,  신유균 ,  박홍배 ,  조학주 ,  홍석훈 ,  현상진 ,  홍형석

IPC: H01L21/336

CPC classification number: H01L21/823828 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/32133 ,  H01L21/324 ,  H01L21/823437 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/0922 ,  H01L29/51 ,  H01L29/517 ,  H01L29/518 ,  H01L21/3205

Abstract: PURPOSE: A method for manufacturing a dual gate semiconductor device is provided to regulate threshold voltages of elements with each gate by regulating the work function of the dual gate. CONSTITUTION: A gate insulating film(113, 116), a first capping layer, and a barrier layer are successively formed on a substrate. The first capping layer and the barrier layer in a first region(R1) are eliminated to expose the gate insulating film in the first region. A second capping layer is formed on the upper side of the gate insulating film on the first region and on the upper side of a barrier layer in the second region. The substrate with the second capping layer is thermally treated. Materials included in the first capping layer and the second capping layer are diffused into the gate insulating film in the first region and the gate insulating film in the second region.

Abstract translation: 目的：提供一种用于制造双栅极半导体器件的方法，通过调节双栅极的功能来调节每个栅极元件的阈值电压。 构成：在衬底上依次形成栅极绝缘膜（113,116），第一覆盖层和阻挡层。 消除第一区域（R1）中的第一覆盖层和阻挡层，以暴露第一区域中的栅极绝缘膜。 第二覆盖层形成在第二区域的第一区域上的栅极绝缘膜的上侧和阻挡层的上侧上。 具有第二盖层的基板被热处理。 包含在第一覆盖层和第二覆盖层中的材料扩散到第一区域中的栅极绝缘膜和第二区域中的栅极绝缘膜。

公开(公告)号：KR1020100079936A

公开(公告)日：2010-07-08

申请号：KR1020080138534

申请日：2008-12-31

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  조학주 ,  홍석훈 ,  현상진 ,  나훈주 ,  홍형석

IPC: H01L21/8238

CPC classification number: H01L21/823842 ,  H01L21/82385

Abstract: PURPOSE: A manufacturing method of the dual gate semiconductor device controls the work function of the electrode material of the PMOS transistor and NMOS transistor. The threshold voltage is controlled. CONSTITUTION: A semiconductor substrate(100) comprises the first area and the second part. The gate dielectric layer(112) is formed on the semiconductor substrate. First metallic conductive layers and the second metallic conductive layer(116) are formed on the gate dielectric layer. The ion implantation of the first substance operates in the first metallic conductive layer of the first area. The second metallic conductive layer of the first area is removed.

Abstract translation: 目的：双栅极半导体器件的制造方法控制PMOS晶体管和NMOS晶体管的电极材料的功函数。 阈值电压被控制。 构成：半导体衬底（100）包括第一区域和第二部分。 栅电介质层（112）形成在半导体衬底上。 第一金属导电层和第二金属导电层（116）形成在栅极电介质层上。 第一物质的离子注入在第一区域的第一金属导电层中操作。 去除第一区域的第二金属导电层。