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公开(公告)号：KR1020150043131A
公开(公告)日：2015-04-22
申请号：KR1020130122189
申请日：2013-10-14
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/249 , H01L27/2454 , H01L45/04 , H01L45/1226 , H01L45/146 , H01L27/2463 , H01L21/28273 , H01L21/823487 , H01L27/10885 , H01L27/10891 , H01L27/2481
Abstract: 반도체메모리소자는, 기판상에수직방향으로연장되는제1 필라와, 상기제1 필라의제1 측면을따라서상기기판상에순차적으로적층되는제1 층간절연층패턴, 제1 도전층패턴, 제2 층간절연층패턴및 제2 도전층패턴과, 상기제1 필라의제1 측면과상기제1 도전층패턴의제1 측면사이에개재되는저항변화층, 및상기제1 필라의제1 측면과상기제2 도전층패턴의제1 측면사이에개재되는절연층을포함한다.
Abstract translation: 半导体存储器件包括在衬底上垂直延伸的第一柱，沿着衬底依次层叠在衬底上的第一层间绝缘层图案，第一导电层图案，第二层间绝缘层图案和第二导电层图案 第一支柱的第一横向侧，插在第一支柱的第一横向侧和第一导电层图案的第一横向侧之间的可变电阻层和介于第一支柱的第一横向侧之间的绝缘层 第一支柱和第二导电层图案的第一侧面。
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公开(公告)号：KR1020130046664A
公开(公告)日：2013-05-08
申请号：KR1020110111187
申请日：2011-10-28
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: H01L29/7926 , H01L21/0337 , H01L21/0338 , H01L21/31144 , H01L21/76816 , H01L27/1021 , H01L27/10817 , H01L27/10855 , H01L27/10888 , H01L27/11582 , H01L27/2409 , H01L27/2436 , H01L27/2481 , H01L29/66833 , H01L45/06 , H01L45/1226 , H01L45/1233 , H01L45/126 , H01L45/143 , H01L45/144 , H01L45/148 , H01L45/16 , H01L45/1625 , H01L21/0274
Abstract: PURPOSE: A method for forming a pattern and a method for manufacturing a semiconductor device using the same are provided to prevent a collapse phenomenon by forming a single etch mask. CONSTITUTION: A first mask layer and a first sacrificial layer are successively formed on an etch object layer(105). The first sacrificial layer is partly etched to form a first sacrificial layer pattern. A second sacrificial layer pattern is formed on the first mask layer. The first sacrificial layer pattern is removed. A first mask layer pattern(115) is formed by partly etching the first mask layer. [Reference numerals] (AA) Second direction; (BB) First direction
Abstract translation: 目的：提供一种用于形成图案的方法和使用其制造半导体器件的方法，以通过形成单个蚀刻掩模来防止塌陷现象。 构成：在蚀刻对象层（105）上依次形成第一掩模层和第一牺牲层。 第一牺牲层被部分蚀刻以形成第一牺牲层图案。 在第一掩模层上形成第二牺牲层图案。 第一牺牲层图案被去除。 通过部分蚀刻第一掩模层形成第一掩模层图案（115）。 （附图标记）（AA）第二方向; （BB）第一方向
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公开(公告)号：KR1020080063652A
公开(公告)日：2008-07-07
申请号：KR1020070000308
申请日：2007-01-02
Applicant: 삼성전자주식회사
IPC: H01L21/20 , H01L21/8247 , H01L27/115
CPC classification number: H01L27/2436 , C25D3/56 , C25D5/50 , C25D7/12 , C25D9/08 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L45/1608 , H01L45/1641 , H01L45/1683 , G11C13/0004
Abstract: A method for forming a phase change material layer and a method for manufacturing a phase change memory device using the same are provided to enhance the integration degree of PRAM(Phase change Random Access Memory) by reducing largely a reset current. A phase change layer is formed on a lower electrode(62). An upper electrode(66) is formed on the phase change layer. The phase change layer is formed by using an electrochemical deposition scheme. By mixing precursors having elements forming the phase change layer with solvents, electrolyte is formed. Anode and cathode plates apart from each other are dipped into the electrolyte. A deposition condition of the phase change layer is set. A voltage is applied between the anode and cathode plates.
Abstract translation: 提供一种用于形成相变材料层的方法以及使用该相变材料层的相变存储器件的制造方法，以通过大大降低复位电流来提高PRAM（相变随机存取存储器）的集成度。 在下电极（62）上形成相变层。 在相变层上形成上电极（66）。 相变层通过使用电化学沉积方案形成。 通过将形成相变层的元素与具有溶剂的前体混合，形成电解质。 将阳极和阴极板彼此分开浸入电解质中。 设置相变层的沉积条件。 在阳极和阴极板之间施加电压。
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公开(公告)号：KR1020080035864A
公开(公告)日：2008-04-24
申请号：KR1020060102463
申请日：2006-10-20
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: C23C16/305 , H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L45/1616 , H01L45/1683
Abstract: A method for manufacturing a phase change memory device and a method for forming a phase change layer applied to the phase change memory are provided to improve the step coverage of a GST(Ge2Sb2Te5) layer by using a precursor containing germanium. A first precursor containing germanium is supplied to a lower layer(54) on which a phase change layer(62) is to be formed. The phase change layer is a GST layer and formed by MOCVD(Metal Organic Chemical Vapor Deposition), cyclic-CVD(Chemical Vapor Deposition), or ALD(Atomic Layer Deposition). A composition of the phase change layer is controlled by pressure, deposition temperature, and a supply amount of a reactive gas. During the first precursor is supplied, a second precursor containing Sb and/or a third precursor containing Te are simultaneously supplied to the lower layer. The first precursor is one out of GeCl2, Ge(N(SiMe3)2)2, Ge(N(Me3)2)2, Ge(CH(SiMe3)2)2, Ge(CH(Me3)2)2, Ge(Cp)2, and Ge(EtCp)2.
Abstract translation: 提供一种用于制造相变存储器件的方法和用于形成施加到相变存储器的相变层的方法，以通过使用含有锗的前体来改善GST（Ge2Sb2Te5）层的台阶覆盖。 将含有锗的第一前体供给到其上将形成相变层（62）的下层（54）。 相变层是由MOCVD（金属有机化学气相沉积），循环CVD（化学气相沉积）或ALD（原子层沉积）形成的GST层。 相变层的组成由压力，沉积温度和反应气体的供给量来控制。 在提供第一前体期间，同时向下层提供含有Sb和/或含有Te的第三前体的第二前体。 第一个前体是GeCl2，Ge（N（SiMe3）2）2，Ge（N（Me3）2）2，Ge（CH（SiMe3）2）2，Ge（CH（Me3）2）2，Ge （Cp）2和Ge（EtCp）2。
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公开(公告)号：KR102210329B1
公开(公告)日：2021-02-01
申请号：KR1020140106222
申请日：2014-08-14
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
Abstract: 저항변화메모리소자는제1 방향을따라일렬로배치되고각각메모리층과상부전극층을포함하는복수의메모리셀 필라와, 복수의메모리셀 필라에연결되도록상기제1 방향을따라연장되고, 상부전극층을통해메모리층에연결되는복수의접속용돌출부와, 복수의접속용돌출부에의해한정되는복수의포켓부가상기제1 방향을따라 1 개씩교대로배치된요철형표면을가지는상부도전라인과, 복수의메모리셀 필라각각의사이에서메모리층의측벽및 상부전극층의측벽에의해한정되는복수의절연공간으로부터복수의포켓부내부까지연장되어있는복수의절연필라를포함한다.
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Patent Agency Ranking
公开(公告)号：KR1020160074825A
公开(公告)日：2016-06-29
申请号：KR1020140183287
申请日：2014-12-18
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: G11C13/0004 , G11C7/00 , G11C8/00 , G11C11/16 , G11C11/1659 , G11C2213/71 , G11C2213/72 , H01L27/224 , H01L27/2409 , H01L27/2481 , H01L27/11509
Abstract: 가변저항메모리소자는, 기판상의상부배선들, 상기기판과상기상부배선들사이에제공되고, 상기기판의상면에수직한방향으로서로이격되어배치되는제1 워드라인및 제2 워드라인, 상기제1 워드라인및 상기제2 워드라인사이에배치되고, 상기제1 워드라인및 상기제2 워드라인에교차하는제1 비트라인, 상기제1 워드라인및 상기제1 비트라인의교차점, 및상기제2 워드라인및 상기제1 비트라인의교차점에제공되는메모리셀들, 상기제1 워드라인과상기상부배선들중 대응하는상부배선을직접연결하는제1 워드라인콘택; 및상기제2 워드라인과상기상부배선들중 대응하는상부배선을직접연결하는제2 워드라인콘택을포함한다. 상기제1 워드라인은상기제1 워드라인콘택및 이에연결된상부배선을통하여제1 주변회로에연결되고, 상기제2 워드라인은상기제2 워드라인콘택및 이에연결된상부배선을통하여상기제1 주변회로에연결된다.
Abstract translation: 本发明的技术项目是提供一种可变电阻存储器件，其需要降低制造成本。 可变电阻存储器件包括：衬底上的上电极; 第一和第二字线，设置在基板和上部导线之间，并且分别设置在基板的上侧的垂直方向上; 布置在第一和第二字线之间并与第一和第二字线相交的第一位线; 提供在第一字线和第一位线的交点处的存储单元，以及第二字线和第一位线的交点; 第一字线接触件，用于将第一字线与上部导线中的相应的上部导线直接连接; 以及第二字线触点，以将第二字线与上部线中的相应的上部线直接连接。 第一字线通过第一字线触点连接到第一外围电路，并且上部线连接到第一字线触点。 第二字线通过第二字线触点连接到第一外围电路，并且上部线连接到第二字线触点。
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公开(公告)号：KR1020160013654A
公开(公告)日：2016-02-05
申请号：KR1020140095716
申请日：2014-07-28
Applicant: 삼성전자주식회사
IPC: H01L43/08 , H01L27/115 , H01L21/8247
CPC classification number: H01L27/2463 , H01L27/2409 , H01L27/2481 , H01L45/06 , H01L45/08 , H01L45/1233 , H01L45/144 , H01L45/146 , H01L45/147 , H01L45/1675
Abstract: 가변저항메모리장치는제1 방향으로각각연장되는복수개의제1 도전구조물들, 제1 도전구조물들상부에배치되며제1 방향과교차하는제2 방향으로각각연장되는복수개의제2 도전구조물들, 및각각이제1 도전구조물들과제2 도전구조물들의교차부들에배치되어순차적으로적층된선택소자및 가변저항소자를포함하는복수개의메모리셀들을포함하며, 각제1 도전구조물의상면은이에접촉하는각 선택소자의저면보다상기제2 방향으로작은폭을갖는다.
Abstract translation: 可变电阻存储器件包括在第一方向上分别延伸的多个第一导电结构; 多个第二导电结构，其布置在所述第一导电结构的上部，并且在与所述第一方向相交的第二方向上分别延伸; 以及分别布置在第一导电结构和导电结构之间的交叉部分中以顺序堆叠的多个存储单元，并且分别包括选择元件和可变电阻元件。 第一导电结构的上表面的宽度比在第二方向上接触上表面的每个选择元件的下表面的宽度窄。
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公开(公告)号：KR1020150090472A
公开(公告)日：2015-08-06
申请号：KR1020140011149
申请日：2014-01-29
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L45/1233 , H01L27/2436 , H01L27/2481 , H01L45/04 , H01L45/08 , H01L45/1675 , H01L27/11507
Abstract: 가변저항메모리장치는제1 방향으로연장하는복수의제1 도전라인들및 제1 도전라인상부에배치되며, 제1 방향과교차하는제2 방향으로연장하는복수의제2 도전라인들을포함한다. 제1 도전라인및 제2 도전라인의교차부들에는가변저항소자를포함하는복수의메모리셀들이배치된다. 인접하는메모리셀들사이에서제1 방향으로연장하는복수의제1 에어갭들이구비되며, 인접하는메모리셀들사이에서제2 방향으로연장하는복수의제2 에어갭들이구비된다. 교차하는에어갭을통해메모리셀 동작의신뢰성을향상시킬수 있다.
Abstract translation: 本发明涉及一种可变电阻存储器件，包括：沿第一方向延伸的多个第一导电线; 以及设置在第一导电线的上部并沿与第一方向交叉的第二方向延伸的多个第二导电线。 包括可变电阻装置的多个存储单元设置在第一和第二导线的交叉部分。 在相邻的存储单元之间设置有沿第一方向延伸的多个第一气隙，并且在相邻的存储单元之间设置有沿第二方向延伸的多个第二气隙。 因此，可以通过彼此交叉的气隙来提高存储单元运动的可靠性。
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公开(公告)号：KR101263822B1
公开(公告)日：2013-05-13
申请号：KR1020060102463
申请日：2006-10-20
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: C23C16/305 , H01L27/2436 , H01L45/06 , H01L45/1233 , H01L45/144 , H01L45/1616 , H01L45/1683
Abstract: 상변화메모리소자의제조방법및 이에적용된상변화층의형성방법에관해개시되어있다. 여기서, 본발명은상변화층이형성될하부막상에게르마늄(Ge)을포함하는 2가의제1 전구체를공급하는단계를포함하는것을특징으로하는상변화메모리소자의제조방법을제공한다. 상기상변화층은 MOCVD, 싸이클릭-CVD 및 ALD 중어느한 방식으로형성할수 있다. 이때상기상변화층의조성은압력, 증착온도또는반응가스공급량으로조절할수 있고, 압력범위는 0.001torr-10torr, 증착온도의범위는 150℃-350℃, 반응가스의공급량은 0-1slm일수 있다.
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公开(公告)号：KR1020120116707A
公开(公告)日：2012-10-23
申请号：KR1020110034321
申请日：2011-04-13
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L45/06 , H01L27/2472 , H01L45/141 , H01L45/1683 , H01L45/143 , H01L45/144
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to produce a semiconductor device optimized for high integration by forming a filling semiconductor pattern within an opening. CONSTITUTION: An impurity region(112) is formed on a substrate. A dielectric layer(120) having an opening(122) exposing the impurity region is formed on the top of the substrate. A monocrystal buffer semiconductor pattern is formed within the opening. A filling semiconductor pattern is formed within the opening by performing an epitaxial process using a buffer semiconductor pattern as a seed film.
Abstract translation: 目的：提供一种半导体器件及其制造方法，以通过在开口内形成填充半导体图案来制造优化用于高集成度的半导体器件。 构成：在衬底上形成杂质区（112）。 在衬底的顶部上形成具有暴露杂质区的开口（122）的电介质层（120）。 在开口内形成单晶缓冲半导体图形。 通过使用缓冲半导体图案作为种子膜进行外延处理，在开口内形成填充半导体图案。
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