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公开(公告)号：KR1020170128670A
公开(公告)日：2017-11-23
申请号：KR1020160058243
申请日：2016-05-12
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L21/30604 , H01L21/3115 , H01L23/5226 , H01L23/528 , H01L27/1157 , H01L29/0649 , H01L29/36
Abstract: 반도체소자를제공한다. 이반도체소자는제1 및제2 층간절연층들을포함한다. 상기제1 및제2 층간절연층들사이에수평도전성패턴이배치된다. 상기제1 및제2 층간절연층들, 및상기수평도전성패턴을관통하는수직구조체들이배치된다. 상기제1 및제2 층간절연층들의각각은불순물농도가서로다른영역들을포함한다.
Abstract translation: 提供了一种半导体器件。 第二导体元件包括第一和第二层间绝缘层。 水平导电图案设置在第一和第二层间绝缘层之间。 设置第一和第二层间绝缘层以及穿过水平导电图案的垂直结构。 第一和第二层间绝缘层中的每一个都包括具有不同杂质浓度的区域。
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公开(公告)号：KR100718253B1
公开(公告)日：2007-05-16
申请号：KR1020050075126
申请日：2005-08-17
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L29/7881 , H01L21/28273 , H01L27/105 , H01L27/11526 , H01L27/11543 , H01L29/42324
Abstract: 개선된 팁 프로파일과 균일한 두께의 게이트 절연막을 갖는 스플릿 게이트 타입의 불휘발성 메모리 장치의 제조 방법에서, 제1 게이트 절연막 및 제1 도전막이 기판 상에 형성되며, 산화막 패턴은 상기 도전막을 부분적으로 산화시킴으로써 형성된다. 상기 산화막 패턴을 마스크로 사용하여 상기 제1 도전막을 식각함으로써 상기 제1 게이트 절연막 상에 플로팅 게이트 전극이 형성된다. 상기 플로팅 게이트 전극이 형성된 기판의 전체 표면 상에 제1 실리콘막을 형성한 후, 상기 제1 실리콘막을 산화시킴으로써 상기 플로팅 게이트 전극의 측면들 및 상기 플로팅 게이트 전극과 인접하는 상기 기판의 표면 부위들 상에 터널 절연막 및 제2 게이트 절연막이 각각 형성된다. 상기 터널 절연막 및 상기 제2 게이트 절연막 상에 컨트롤 게이트 전극을 형성한다. 상기 컨트롤 게이트 전극이 형성된 기판의 전체 표면 상에 제2 실리콘막을 형성하고, 상기 제2 실리콘막을 열산화막으로 형성한다.
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公开(公告)号：KR100425462B1
公开(公告)日：2004-03-30
申请号：KR1020010055467
申请日：2001-09-10
Applicant: 삼성전자주식회사
CPC classification number: H01L29/66772 , H01L29/78624
Abstract: A semiconductor device on a SOI and a method for manufacturing the same are provided. The semiconductor device includes a semiconductor wafer having a SOI structure including an insulating layer having a predetermined thickness and a monocrystalline silicon layer formed on the insulating layer, an isolation insulating layer formed on the insulating layer on the semiconductor wafer, a gate comprised of a gate dielectric layer and a gate conductive layer, which are sequentially stacked on the monocrystalline silicon layer, insulating layer spacers formed at the sidewalls of the gate, and a source junction and a drain junction asymmetrically formed at either side of the gate between the isolation insulating layer spacers and the insulating layer. In the semiconductor device formed on a SOI, source and drain junctions are formed at either side of a gate to be asymmetrical, and thus a ground of a transistor is formed on the SOI, and thus the electrical characteristics of the semiconductor device are improved.
Abstract translation: 提供了一种SOI上的半导体器件及其制造方法。 该半导体器件包括具有SOI结构的半导体晶片，该SOI结构包括具有预定厚度的绝缘层和形成在绝缘层上的单晶硅层，在半导体晶片上的绝缘层上形成的隔离绝缘层，由栅极 介电层和栅极导电层，它们依次堆叠在单晶硅层上，形成在栅极侧壁上的绝缘层隔离物，以及在隔离绝缘层之间的栅极的任一侧不对称地形成的源极结和漏极结 隔离层和绝缘层。 在形成在SOI上的半导体器件中，源极和漏极结在栅极的任一侧形成为非对称的，并且因此在SOI上形成晶体管的接地，并且因此半导体器件的电特性得到改善。
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公开(公告)号：KR1020020006360A
公开(公告)日：2002-01-19
申请号：KR1020000039987
申请日：2000-07-12
Applicant: 삼성전자주식회사
Inventor： 임지운
IPC: H01L21/336
Abstract: PURPOSE: A method for manufacturing a semiconductor device by a self-align halo ion implantation method is provided to improve a punch-through characteristic of a source/drain, to prevent junction capacitance from increasing and to make a junction depth not affected, by forming a halo ion implantation region only under a low-density and high-density impurity regions adjacent to a channel. CONSTITUTION: A gate insulation layer and a gate electrode(25) are sequentially formed on a silicon substrate(21). The low-density impurity region(29) is formed in the silicon substrate to be aligned for the gate electrode. A spacer is formed on both sidewalls of the gate electrode. The high-density impurity region(35) is formed in the silicon substrate to be aligned for the spacer. The first and second interlayer dielectrics are sequentially formed on the resultant structure, and are planarized to expose the surface of the gate electrode. The planarized first and second interlayer dielectrics are selectively etched, and the spacer is eliminated so that a part of the low-density and high-density impurity regions adjacent to the channel formed under the gate insulation layer is exposed. A halo ion implantation region(41) is selectively formed under the low-density and high-density impurity regions.
Abstract translation: 目的：提供一种通过自对准卤素离子注入法制造半导体器件的方法，以提高源极/漏极的穿透特性，以防止结电容增加并使结深度不受影响，通过形成 仅在与通道相邻的低密度和高密度杂质区域下方的光晕离子注入区域。 构成：在硅衬底（21）上依次形成栅极绝缘层和栅电极（25）。 在硅衬底中形成低浓度杂质区（29），以对准栅电极。 在栅电极的两个侧壁上形成间隔物。 在硅衬底中形成高密度杂质区（35）以对准衬垫。 第一和第二层间电介质依次形成在所得结构上，并被平坦化以露出栅电极的表面。 选择性地蚀刻平坦化的第一和第二层间电介质，并且消除间隔物，使得与形成在栅极绝缘层下方的沟道相邻的部分低密度和高密度杂质区域暴露。 在低密度和高密度杂质区域下选择性地形成卤素离子注入区域（41）。
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公开(公告)号：KR1019990000483A
公开(公告)日：1999-01-15
申请号：KR1019970023417
申请日：1997-06-05
Applicant: 삼성전자주식회사
Inventor： 임지운
IPC: H01L21/336
Abstract: 본 발명은 이층 층간 절연막을 가지는 모스 트랜지스터 제조 방법에 관한 것으로서, 특히 일련의 제조 공정에 따라 형성된 게이트 전극 및 스페이서를 마스크로하여 상기 활성영역에 불순물 이온 주입을 실시하여 소스 및 드레인 영역을 형성하는 단계; 통상적인 제조방법에 따라 형성된 게이트 산화막을 식각 공정을 이용하여 제거하는 단계; 저온 화학 기상 증착법을 이용하여 상기 식각 공정으로 인해 스페이서 하부에 발생된 틈을 제거할 수 있도록 상기 결과물 상부에 소정 두께의 하부 층간 절연막을 형성하는 단계; 및 상기 하부 층간 절연막 상부에 플라즈마 화학 기상 증착법을 이용하여 상부 층간 절연막을 형성하는 단계로 이루어진 것을 특징으로 한다. 따라서, 본 발명은 식각 공정에 따라 상기 스페이서 하부와 반도체 기판 표면에 발생된 Void를 제거할 수 있도록 플라즈마 화학 기상 증착법을 이용한 층간 절연막 형성 전에 저온 화학 기상 증착법을 이용하여 소정 두께의 하부 층간 절연막을 형성하므로서 디바이스의 신뢰성을 높일 수 있다.
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公开(公告)号：KR1020160098658A
公开(公告)日：2016-08-19
申请号：KR1020150020259
申请日：2015-02-10
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/31
CPC classification number: H01L27/11582 , H01L21/76837 , H01L27/1157 , H01L27/11575 , H01L27/11521 , H01L21/31
Abstract: 본발명에따른반도체소자의제조방법은기판상에배치되며, 계단식구조를가지는적층구조체를형성하고, 상기적층구조체를덮으며, 제1 상면, 상기제1 상면보다높은레벨에위치한제2 상면, 및상기제1 상면과상기제2 상면을잇는경사면으로구성된적어도하나의계단부를포함하는제1 층간절연막을형성하고, 그리고상기제1 층간절연막을덮는제2 층간절연막을형성하는것을포함할수 있다. 상기제1 상면과상기경사면이이루는각도는제1 각도로정의되고, 상기제1 각도는둔각일수 있다.
Abstract translation: 根据本发明的制造半导体器件的方法包括：形成设置在基板上并具有阶梯结构的层状结构; 形成覆盖所述层叠结构的第一层间绝缘膜，并且包括第一上表面，位于比所述第一上表面高的位置的第二上表面，以及至少一个台阶部，所述至少一个台阶部包括将所述第一上表面 表面到第二上表面; 以及形成覆盖所述第一层间绝缘膜的第二层间绝缘膜。 第一上表面和倾斜表面之间的角度被定义为第一角度，其中第一角度可以是钝角。
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公开(公告)号：KR1020140092015A
公开(公告)日：2014-07-23
申请号：KR1020130004193
申请日：2013-01-15
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/11582 , H01L21/28282 , H01L27/1157 , H01L21/76877 , H01L21/823487 , H01L27/11578 , H01L29/7926
Abstract: In a method of manufacturing a vertical memory device, insulation films and sacrificial films are alternately and repeatedly formed on a substrate. A hole which exposes the upper surface of the substrate is formed by partially removing the insulation film and the sacrificial film. A semiconductor pattern which partially fills the partially expanded hole is formed on the upper surface of the substrate. A blocking film, a charging storage film, and a tunnel insulation film are sequentially formed on an inner wall of the hole and the semiconductor pattern. The upper surface of the semiconductor pattern is exposed by partially removing the tunnel insulation film, the charge storage film, and the blocking film. A channel is formed on the exposed semiconductor film and the tunnel insulation film. A gate electrode which replaces the sacrificial film is formed.
Abstract translation: 在制造垂直存储器件的方法中，绝缘膜和牺牲膜在衬底上交替地和重复地形成。 通过部分去除绝缘膜和牺牲膜来形成暴露基板的上表面的孔。 部分填充部分膨胀的孔的半导体图案形成在基板的上表面上。 在孔的内壁和半导体图案上依次形成阻挡膜，充电保存膜和隧道绝缘膜。 通过部分去除隧道绝缘膜，电荷存储膜和阻挡膜来暴露半导体图案的上表面。 在暴露的半导体膜和隧道绝缘膜上形成沟道。 形成代替牺牲膜的栅电极。
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公开(公告)号：KR100695892B1
公开(公告)日：2007-03-19
申请号：KR1020050006834
申请日：2005-01-25
Applicant: 삼성전자주식회사
Inventor： 임지운
IPC: H01L27/115
CPC classification number: H01L27/11521 , H01L27/115 , H01L29/0692 , H01L29/42324 , H01L29/7881
Abstract: 프로그램 및 소거 효율을 증대시킬 수 있는 비휘발성 메모리 소자 및 그 형성 방법을 개시한다. 이 소자는, 반도체 기판에 위치하여 활성 영역을 정의하는 복수개의 소자 분리막들; 상기 소자분리막들 상을 가로지르되, 서로 평행한 복수개의 워드라인들; 상기 활성 영역에서 상기 반도체 기판과 상기 워드라인 사이에 적어도 일부 개재되는 부유 게이트; 상기 부유 게이트와 상기 활성 영역 사이에 개재되는 터널 산화막; 상기 부유 게이트와 상기 워드라인 사이에 개재되는 게이트 층간절연막; 상기 워드라인의 일 측의 상기 활성 영역에 위치하는 소오스 영역; 및 상기 워드라인의 다른 측의 상기 활성 영역에 위치하는 드레인 영역을 구비한다. 상기 부유 게이트는, 상기 소오스 영역과 접하는 제 1 변, 및 상기 소오스 영역과 접하지 않으나 상기 워드라인과 접하는 제 2 변을 구비하며, 적어도 상기 제 1 변은 굴곡진 것을 특징으로 한다.
스플리트 게이트형 비휘발성 메모리 소자. 부유 게이트
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