公开(公告)号：KR101485908B1

公开(公告)日：2015-01-26

申请号：KR1020130055978

申请日：2013-05-16

Applicant: 전북대학교산학협력단 ,  주식회사 시지트로닉스

Inventor： 길연호 ,  정주영 ,  김종희 ,  최철종 ,  조덕호 ,  심규환

IPC: H01L21/20

CPC classification number: H01L21/0254 ,  H01L21/02458

Abstract: 본 발명의 이종 기판 제조 방법은, 베이스 기판의 상부에 인터 레이어를 성장하는 단계, 인터 레이어 상에 탑 레이어를 형성하는 단계, 탑 레이어 상에 저온의 버퍼 레이어를 성장하는 단계, 버퍼 레이어 상에 고온의 3족 질화계(Ⅲ-Nitride) 에피 레이어를 형성하는 단계, 및 에피 레이어 성장 시 인터 레이어가 유동성을 가지면서 베이스 기판과 접촉하는 인터 레이어 일부가 베이스 기판과 반응하여 베이스 기판과 상기 인터 레이어 사이에 인터 믹싱 레이어를 형성하는 단계를 포함한다. 이와 같은 본 발명에 따르면, 고온에서 에피 레이어를 성장하기 위해 온도를 올릴 때 인터 레이어가 유동성을 갖게 되고 이 부분이 베이스 기판과 인터 믹싱(inter mixing)되어 최종 성장되는 에피 레이어가 반도체 베이스 기판의 격자 상수에 영향을 받지 않는 대면적에 유리한 고품위의 특성을 갖게 한다.

公开(公告)号：KR101070869B1

公开(公告)日：2011-10-06

申请号：KR1020090034588

申请日：2009-04-21

Applicant: 전북대학교산학협력단

Inventor： 최철종 ,  심규환 ,  정명일

IPC: H01L21/336 ,  H01L29/78

Abstract: 본발명에따라제조된쇼트키장벽트랜지스터소자는통상의방법으로제작된소자보다전기적및 구조적특성이우수하기때문에고품질의쇼트키장벽트랜지스터소자를제작할수 있다.

公开(公告)号：KR101053639B1

公开(公告)日：2011-08-02

申请号：KR1020080137238

申请日：2008-12-30

Applicant: 전북대학교산학협력단

Inventor： 박병관 ,  양하용 ,  최철종 ,  심규환

IPC: H01L21/336 ,  H01L29/78

Abstract: 본 발명은 제조 공정의 변화에 관계없이 컷오프 전압을 정확하고 안정되게 제어할 수 있고 이를 통해 소자의 수율을 높일 수 있는 접합형 전계 효과 트랜지스터 소자 및 그 제조 방법에 관한 것으로서, 본 발명은 게이트 전압에 의해 채널이 형성되는 채널 층의 상하부에 각각 SiGe로 이루어진 상부 및 하부 확산 저지층을 형성하여, 게이트 접합부의 접합 영역 확산을 저지하고, 상기 게이트 접합부가 계면에서 날카로운 농도 구배를 갖도록 함으로써, 공정 변화에 따른 전기적 특성의 편차가 작아져, 일정한 전기적 특성을 유지시키는 것이 용이하고 그 결과 전체 수율을 향상시킬 수 있는 것이다.
접합형 전계 효과 트랜지스터(JFET), 확산 저지층, SiGe, 접합, 확산 공정,

Abstract translation: 本发明涉及一种结型场效应晶体管器件，它能够准确和稳定地控制截止电压，而不管制造工艺的变化如何，从而提高器件的成品率， 通过由形成上部和下部的上，下扩散防止在沟道层上制成的每个的SiGe的层，沟道被形成，并防止接头区域中的栅极结的扩散，并且具有尖锐的梯度的界面处的栅极结，该过程改变 容易维持恒定的电特性，结果可以提高整体的成品率。

公开(公告)号：KR1020110038368A

公开(公告)日：2011-04-14

申请号：KR1020090095629

申请日：2009-10-08

Applicant: 전북대학교산학협력단

Inventor： 심규환 ,  조덕호 ,  최철종

IPC: H01L21/8238

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to reduce a gate resistance and a gate-source capacitance by adding metal to a gate. CONSTITUTION: An epitaxial layer(702) is formed on the upper side of a substrate. A dually diffused P-well(716,717) includes a p-well with low density and a p-well with high density. A junction thin film is on the upper side of the epitaxial layer with a multi structure through a selective epitaxial growth and is laminated on the source and drain sides. Source and drain electrodes are formed on the upper side of the junction thin film. A gate electrode of a self aligned multi structure is formed on the upper side of the substrate. A faraday shield surrounds the gate.

Abstract translation: 目的：提供半导体器件及其制造方法，通过向栅极添加金属来降低栅极电阻和栅极 - 源极电容。 构成：在衬底的上侧形成外延层（702）。 双重扩散的P阱（716,717）包括具有低密度的p阱和高密度的p阱。 结薄膜通过选择性外延生长位于具有多结构的外延层的上侧，并且层压在源极侧和漏极侧。 源极和漏极形成在结薄膜的上侧。 自对准多结构的栅电极形成在基板的上侧。 法拉第盾围绕着大门。

公开(公告)号：KR100839752B1

公开(公告)日：2008-06-19

申请号：KR1020060092657

申请日：2006-09-25

Applicant: 전북대학교산학협력단

Inventor： 심규환 ,  김재연 ,  양전욱

IPC: H01L21/336 ,  H01L29/78

Abstract: 본 발명은 자기정렬 에피성장층을 채널로 이용하는 반도체 소자구조 및 그 제조방법을 제공하기 위한 것으로, 반도체 기판 위에 템플레이트 에피층을 성장시키는 제 1 단계와; 상기 제 1 단계 후 템플레이트를 성장시키는 제 2 단계와; 상기 제 2 단계 후 자기정렬된 에피층을 증착시키는 제 3 단계와; 상기 제 3 단계 후 CMP된 표면을 형성하는 제 4 단계와; 상기 제 4 단계 후 상기 템플레이트를 제거하고, 산화막을 성장시키는 제 5 단계와; 상기 제 5 단계 후 게이트 박막을 증착시키는 제 6 단계와; 상기 제 6 단계 후 게이트 패턴을 형성하고, 절연막으로 패시베이션하는 제 7 단계;를 포함하여 구성함으로서, 극 미소화로 인하여 제작이 매우 어려운 45nm급 이하로 기술이 진보하는 반도체 소자의 채널을 자기정렬형 에피성장으로 형성할 수 있게 되는 것이다.
자기정렬 에피성장층, 반도체 소자구조, MOS, CMOS, SOI-CMOS

公开(公告)号：KR1020150090702A

公开(公告)日：2015-08-06

申请号：KR1020140011629

申请日：2014-01-29

Applicant: 전북대학교산학협력단

Inventor： 양전욱 ,  심규환 ,  임진홍

IPC: H01L21/027

CPC classification number: H01L21/0272

Abstract: 본발명은갈륨함유질화물반도체소자의저항성금속접촉및 이의제조방법에관한것으로, 상기방법은포토리소그라피공정을통해질화물계기판의상부면을식각하여금속접촉형성영역에대응되는패턴을형성하는단계; 상기질화물계기판위에금속접촉미형성영역에대응되는패턴을가지는포토레지스터패턴을형성하는단계; 상기질화물계기판과상기포토레지스터패턴위에미세분말형태의절연물질을산포하는단계; 상기절연물질이산포된상기질화물계기판과상기포토레지스터패턴위에금속을형성하는단계; 상기포토레지스터위에형성된절연물질과금속을리프트-오프시키는단계; 및열처리를진행하여상기질화물계기판에형성된금속이저저항특성을가지도록하는단계를포함할수 있다.

Abstract translation: 本发明涉及GaN半导体器件的电阻金属接触及其制造方法。 该方法包括以下步骤：通过光刻工艺蚀刻氮化物衬底的上侧，形成与金属接触形成区相对应的图案; 在氮化物衬底上形成对应于金属接触非形成区域的图案的光致抗蚀剂图案; 在氮化物衬底和光致抗蚀剂图案上分布细粉末型绝缘材料; 在光致抗蚀剂图案上形成金属和在其上分布绝缘材料的氮化物衬底; 提起形成在光刻胶图案上的金属和绝缘材料; 并且通过热处理使得形成在氮化物衬底上的金属具有低电阻性。

公开(公告)号：KR101495736B1

公开(公告)日：2015-02-25

申请号：KR1020130055007

申请日：2013-05-15

Applicant: 전북대학교산학협력단 ,  주식회사 시지트로닉스

Inventor： 길연호 ,  양현덕 ,  최상식 ,  최철종 ,  조덕호 ,  심규환

IPC: H03H7/01 ,  H03H3/007

CPC classification number: H03H7/01 ,  H01L27/0288 ,  H03H1/0007 ,  H03H2001/0064 ,  H03H2001/0085

Abstract: 본 발명에 따른 ESD-EMI 공통모드 반도체 필터 소자는, 필터 회로를 구현하는 반도체 필터 소자에 있어서, 기판과; 상기 기판상에 형성된 복수 개의 TVS 제너 다이오드 소자와; 상기 기판상에 상기 필터 회로의 복수 개의 TVS 제너 다이오드 소자에 대응하도록 마련된 복수 개의 PIN 다이오드와; 상기 복수 개의 TVS 제너 다이오드 소자 및 상기 복수 개의 PIN 다이오드를 금속 배선으로 연결하여 형성된 인덕터 수동 소자를 포함하되, 상기 인터덕 수동소자는 그라운드 소자에 접지된 구조를 갖고, 상기 금속 배선에 연결되는 복수의 입출력 단자 패드를 형성하여 상기 TVS 제너 다이오드 소자, 상기 PIN 다이오드 및 상기 인덕터 수동 소자로 구성된 다단 필터 중 선택적으로 필터에 구동 신호를 인가하는 점에 그 특징이 있다.
본 발명에 따르면, 반도체 필터는 최소의 크기로 집적화하여 제작되며, EMI 필터링 및 ESD에 의한 칩 손상을 방지할 수 있다.

公开(公告)号：KR101476747B1

公开(公告)日：2014-12-26

申请号：KR1020130061866

申请日：2013-05-30

Applicant: 전북대학교산학협력단 ,  주식회사 시지트로닉스

Inventor： 양전욱 ,  심규환 ,  조덕호

IPC: H01L21/20 ,  H01L29/78 ,  H01L21/265 ,  H01L21/324

Abstract: 본발명에따른갈륨함유반도체소자의제조방법은, 사파이어기판상에버퍼층및 질화갈륨층이형성된기판을준비하는단계와; 상기질화갈륨층이성장된기판상의활성영역에이온주입층을형성하기위해포토레지스트공정을수행하는단계와; 상기포토레지스트공정에의해노출된활성영역에 Si 이온을주입하여이온주입층을형성하는단계와; 상기이온주입층이형성된기판상에열처리보호막을형성하는단계와; 상기열처리보호막이형성된후 적외선및 자외선을조사하여열처리를진행하는단계와; 상기열처리된기판의열처리보호막을제거하는단계를포함하는점에그 특징이있다. 본발명은기판의열처리공정시 자외선을조사하여기판에주입된이온의활성화효율을높임으로써소자특성을개선하여소자제조공정의생산성을높일수 있다.

公开(公告)号：KR1020140140887A

公开(公告)日：2014-12-10

申请号：KR1020130061866

申请日：2013-05-30

Applicant: 전북대학교산학협력단 ,  주식회사 시지트로닉스

Inventor： 양전욱 ,  심규환 ,  조덕호

IPC: H01L21/20 ,  H01L29/78 ,  H01L21/265 ,  H01L21/324

CPC classification number: H01L21/3245 ,  H01L21/2654 ,  H01L29/2003 ,  H01L29/66462 ,  H01L29/7783

Abstract: 본 발명에 따른 갈륨함유 반도체 소자의 제조방법은, 사파이어 기판상에 버퍼층 및 질화갈륨층이 형성된 기판을 준비하는 단계와; 상기 질화갈륨층이 성장된 기판상의 활성 영역에 이온 주입층을 형성하기 위해 포토레지스트 공정을 수행하는 단계와; 상기 포토레지스트 공정에 의해 노출된 활성 영역에 Si 이온을 주입하여 이온 주입층을 형성하는 단계와; 상기 이온 주입층이 형성된 기판상에 열처리 보호막을 형성하는 단계와; 상기 열처리 보호막이 형성된 후 적외선 및 자외선을 조사하여 열처리를 진행하는 단계와; 상기 열처리된 기판의 열처리 보호막을 제거하는 단계를 포함하는 점에 그 특징이 있다.
본 발명은 기판의 열처리 공정 시 자외선을 조사하여 기판에 주입된 이온의 활성화 효율을 높임으로써 소자 특성을 개선하여 소자 제조 공정의 생산성을 높일 수 있다.

Abstract translation: 根据本发明的包括Ga的半导体器件的制造方法包括制备在蓝宝石衬底上形成缓冲层和氮化镓层的衬底的步骤; 在生长氮化镓层的衬底的有源区中进行用于形成离子注入层的光致抗蚀剂工艺的步骤; 通过将Si离子注入到由光致抗蚀剂工艺暴露的有源区域形成离子注入层的步骤; 在形成有离子注入层的基板上形成热处理保护层的工序; 在形成热处理保护层之后通过发射红外线和紫外线进行热处理的步骤; 以及去除经热处理的基板的热处理保护层的步骤。 在基板的热处理中，发射紫外线以提高注入到基板中的离子的活化效率，从而提高器件制造工艺的器件特性和生产率。

公开(公告)号：KR101381056B1

公开(公告)日：2014-04-14

申请号：KR1020120137385

申请日：2012-11-29

Applicant: 전북대학교산학협력단 ,  주식회사 시지트로닉스

Inventor： 심규환 ,  조덕호 ,  최철종 ,  길연호 ,  양현덕

IPC: H01L21/20

Abstract: A semiconductor substrate where a III-nitride-based epi layer is grown according to the present invention includes a substrate; a transfer layer which is formed on the substrate and molten at a preset temperature; a buffer layer which is formed on the transfer layer; and a III-nitride-based epi layer which is made of a III-nitride-based material and formed on the buffer layer. According to the present invention, provided can be a semiconductor substrate where a III-nitride-based epi layer which can solve a stress due to the lattice mismatch and the mismatch of coefficient of thermal expansion of the III-nitride-based epi layer and the semiconductor substrate by forming the transfer layer between the III-nitride-based epi layer and a semiconductor substrate and using melting properties, and a method thereof.

Abstract translation: 根据本发明生长III族氮化物的外延层的半导体衬底包括衬底; 形成在基板上并在预定温度下熔融的转印层; 形成在转印层上的缓冲层; 以及由III族氮化物系材料制成并形成在缓冲层上的III族氮化物系外延层。 根据本发明，可以提供一种半导体基板，其中可以解决由于晶格失配引起的应力和III族氮化物基外延层的热膨胀系数的失配的III族氮化物系外延层 半导体衬底，其通过在III族氮化物基外延层和半导体衬底之间形成转移层并使用熔融特性及其方法。