公开(公告)号：KR100483233B1

公开(公告)日：2005-04-15

申请号：KR1020020083748

申请日：2002-12-24

Applicant: 한국전자통신연구원

Inventor： 한진호 ,  곽명신 ,  김종대

IPC: H03B5/04

CPC classification number: H03L1/026

Abstract: 본 발명은 크리스탈 오실레이터의 온도보상방법에 관한 것으로, 현재 온도에서 온도 옵셋 코드를 감산하여 온도에 따른 캐패시터 어레이 어드레스에 관한 정보를 저장하고 있는 메모리 어드레스를 계산하는 단계, 메모리 어드레스 중 가장 낮은 비트가 0 인 경우에는 가장 낮은 비트를 제외한 비트를 메모리 어드레스로 사용하여 그 어드레스의 데이터를 읽어오고, 메모리 어드레스 중 가장 낮은 비트가 1 인 경우에는 가장 낮은 비트를 제외한 메모리 어드레스에서 읽어온 데이터와 메모리 어드레스를 1 증가하여 읽어온 데이터를 평균하는 단계, 메모리 어드레스와 온도 경계 코드를 비교하여 메모리 어드레스로부터 읽어온 데이터 또는 평균한 데이터를 제1 뱅크 또는 제2 뱅크로 전송하는 단계 및 제1 뱅크 또는 제2 뱅크에 전송된 데이터를 이용하여 현 재 온도에 상응하는 캐패시턴스로 상기 캐패시터 어레이를 조정하는 단계를 포함한다. 따라서, 전력소모가 가장 큰 메모리와의 통신을 최소화하기위해 메모리 액세스 횟수를 줄이고 필요한 메모리의 크기도 줄여 그 전력을 감소시키는 효과가 있다.

公开(公告)号：KR100327108B1

公开(公告)日：2002-03-06

申请号：KR1020000002435

申请日：2000-01-19

Applicant: 한국전자통신연구원

Inventor： 여순일 ,  곽명신 ,  김대용

IPC: G08B25/00

Abstract: 경보상황을 신속히 전달하기 위한 경보시스템 및 그 제어 장치에 관한 것으로, 이를 위한 본 발명은 화재나 보안, 안전에 대한 상황 발생 여부를 감지하기 위한 감지경보장치 및 상기 감지경보장치가 전달하는 정보를 입수하여 상기 입수된 정보에 따른 제어신호를 상기 감지경보장치에 전달하는 통제소를 포함하는 경보시스템에 있어서, 상기 감지경보장치와 외부망과의 무선 연결을 위하여, 제어 수단의 신호에 따라 TCP(Transmission Control Protocol)/IP(Internet Protocol)에 따른 무선 연결이 가능하도록 하기 위한 TCP/IP 무선하드웨어처리 수단을 포함하여, 상기 감지경보장치와 상기 통제소 및 외부망 간의 유, 무선 연결을 위한 제 1 유무선 연결 수단; 화재나 보안, 안전에 대한 상황 발생 여부를 감지하여 상기 제 1 유무선 연결 수단으로 상기 감지된 정보를 전달하기 위한 감지 수단; 상기 제 1 유무선 연결 수단을 통한 상기 통제소의 제어에 따라, 경보를 발생시키기 위한 경보 수단; 및 상기 감지 수단, 경보 수단 및 제 1 유무선 연결 수단를 제어하기 위한 상기 제어 수단을 포함하는 상기 감지경보장치와, 상기 감지경보장치와의 유, 무선 연결을 위한 제 2 유무선 연결 수단; 상기 제 2 유무선 연결 수단을 통하여 수신된 경보 정보를 분석하여 처리하기 위한 중앙 처리 수단; 및 상기 중앙 처리 수단의 처리에 따라 외부망과 접속을 위해 유,무선을 통한 연결이 가능하도록 하는, TCP/IP 유,무선하드웨어처리 수단을 포함하는 외부 연결 수단을 포함하는 상기 통제소를 포함하여 이루어짐을 특징으로 하고, 외부망인 전화망 및 인터넷망에 직접 연결하기 위하여 상기 통제소 및 감지경보부에 전화망 하드웨어처리부를 포함한 TCP/IP(Transmission Control Protocol/Internet Protocol)하드웨어처리부를 설정하여 유무선 공용으로 개인용 컴퓨터에 접속하지 않고 직접 전화망 및 인터넷망에 경보상황을 전달할 수 있다.

公开(公告)号：KR1020010056284A

公开(公告)日：2001-07-04

申请号：KR1019990057674

申请日：1999-12-14

Applicant: 한국전자통신연구원

Inventor： 여순일 ,  곽명신 ,  김대용

IPC: G06F3/00

Abstract: PURPOSE: A computer input device using brain waves is provided to input contents of ideas of a person in a computer automatically. CONSTITUTION: An inherent frequency of contents of ideas of a person is inputted successively in a brain waves input unit(110). An analogue/digital converting unit(120) converts the inputted brain waves into digital signals successively. A brain waves amplifier(130) amplifies the digital signals. The amplified brain waves are inputted to a brain waves analyzing unit of an external noise blocking unit(140). A brain waves memorizing unit of the external noise blocking unit(140) memories inherent frequencies of the brain waves corresponding to all sorts of numerals and characters. At this time, the inherent frequencies of the brain waves are converted into digital signals and stored. The brain waves analyzing unit analyzes characteristics of an input wave inputted from the brain waves amplifier(130) and compares the input wave with the inherent frequency stored in the brain waves memorizing unit. If the input wave is identified with the inherent frequency, the input wave is transmitted to a signal encoding unit(150). If the input wave is not identified with the inherent frequency, the input wave is removed through a noise removing unit.

Abstract translation: 目的：提供一种使用脑电波的计算机输入设备，自动输入计算机上人的想法内容。 构成：在脑波输入单元（110）中连续地输入人的内容的固有频率。 模拟/数字转换单元（120）将输入的脑电波逐次转换为数字信号。 脑波放大器（130）放大数字信号。 放大的脑波被输入到外部噪声阻断单元（140）的脑电波分析单元。 外部噪声阻挡单元（140）的脑波存储单元记录对应于各种数字和字符的脑波的固有频率。 此时，脑波的固有频率被转换为数字信号并被存储。 脑波分析单元分析从脑电波放大器（130）输入的输入波的特性，并将输入波与存储在脑波存储单元中的固有频率进行比较。 如果以固有频率识别输入波，则将输入波发送到信号编码单元（150）。 如果输入波未被固有频率识别，则通过噪声去除单元去除输入波。

公开(公告)号：KR1020000032984A

公开(公告)日：2000-06-15

申请号：KR1019980049624

申请日：1998-11-18

Applicant: 한국전자통신연구원

Inventor： 임태영 ,  곽명신

IPC: H03K17/28

Abstract: PURPOSE: A frequency dividing setup-time variable timer is provided to constitute one type of timer to plural types of timers by making majority of counter blocks within a frequency dividing timer and applying them for various purposes, and to simultaneously test all the counters within the timer in a test mode. CONSTITUTION: A frequency dividing setup time variable timer comprises the parts of: a frequency selection and mode controller(51) decoding and outputting the first or the fourth signals; a mode selector(52) inputting reference CLK signals, work output signals of the above frequency selection and mode controller and counter output signals of terminals, and outputting reference CLKs; a counter(53) dividing frequency in accordance with output signals of the above mode selector and signals of a counter operation controller(56); an AND gate logic(54) selecting and outputting output signals of the above counter according to work output signals of the above frequency selection and mode controller; an OR gate logic(55) assembling output signals of the above AND gate logic; a final frequency detecter(57) determining whether the above counter counted the CLKs according to partial output and final output signals of the above counter; the counter operation controller(56) operating the above counter according to output and reset signals of the above final frequency detecter; an identical frequency detecter(58) and a dividing signal generator(59) verifying whether identical frequency was divided according to output signals of the above counter; an output signal selector(60) selecting output signals according to output signals of the above dividing signal generator and the above OR gate logic.

Abstract translation: 目的：提供分频建立时间可变定时器，通过在分频定时器内部设置多数计数器块并将其应用于各种目的，同时测试所有定时器内的所有计数器 定时器在测试模式下。 构成：分频建立时间可变定时器包括以下部分：频率选择和模式控制器（51）对第一或第四信号进行解码和输出; 输入参考CLK信号的模式选择器（52），上述频率选择和模式控制器的工作输出信号以及终端的计数器输出信号，并输出参考CLK; 计数器（53）根据上述模式选择器的输出信号和计数器操作控制器（56）的信号分频; 与门逻辑（54）根据上述频率选择和模式控制器的工作输出信号选择和输出上述计数器的输出信号; 或门逻辑（55）组合上述与门逻辑的输出信号; 确定上述计数器是否根据上述计数器的部分输出和最终输出信号计数CLK的最终频率检测器（57） 所述计数器操作控制器（56）根据上述最终频率检测器的输出和复位信号来操作上述计数器; 相同的频率检测器（58）和分频信号发生器（59），根据上述计数器的输出信号来验证是否相同频率被分频; 输出信号选择器（60）根据上述分频信号发生器和上述或门逻辑的输出信号选择输出信号。

公开(公告)号：KR100249780B1

公开(公告)日：2000-03-15

申请号：KR1019970071610

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 김명환 ,  곽명신

IPC: G11C29/00

Abstract: 본 발명은 반도체소자 회로내부의 래치(Latch)와 메모리(Memory)를 시험하는데 사용하는 시험회로에 관한 것이다. 이와같은 본 발명은 회로내부에 있는 래치와 메모리를 외부핀에서 데이터를 입력하여 외부 핀에서 출력 데이터를 확인할 수 있으므로 회로내부에 있는 래치와 메모리를 아주 효과적으로 시험을 할 수 있으므로 래치와 메모리 시험에 탁월하다.

公开(公告)号：KR100237179B1

公开(公告)日：2000-01-15

申请号：KR1019970038479

申请日：1997-08-12

Applicant: 한국전자통신연구원

Inventor： 주철원 ,  이상복 ,  신희천 ,  박흥옥 ,  곽명신

IPC: H01L21/84

Abstract: 다중칩모듈(MCM) 중에서 세라믹 특히 그린시트를 기판 재질로 사용하는 MCM-C는 제조 과정에서 고온 열처리 소성 공정으로 인하여 기판의 휨현상이 발생한다. 이러한 현상은 그린시트의 밀도가 일정치 않거나, 열 공정시 온도 구배가 생길 때 발생하는데, 기판의 크기가 큰 경우에는 스트레스를 더 많이 받게되어 휨 발생 가능성 및 휨 정도가 더욱 크다. 이러한 문제점을 해소하기 위하여 열처리 공정인 소성 공정에서 다공성의 지지대를 사용함으로써 휨 발생을 감소시킬 수 있는 방법을 제시한다.

公开(公告)号：KR1019990081492A

公开(公告)日：1999-11-15

申请号：KR1019980015488

申请日：1998-04-30

Applicant: 한국전자통신연구원

Inventor： 신희천 ,  곽명신 ,  남기수

IPC: H01L27/06

Abstract: 본 발명은 바이폴라 소자를 이용한 뉴럴타입 셀 회로에 관한 것으로, 특히 많은 실리콘 면적과 빠른 속도가 요구되는 신경회로망 회로에 사용되는 뉴럴 타입 셀 회로에 관한 것이다.
본 발명의 목적은 바이폴라 소자를 사용하여 집적도가 높고 속도가 빠른 뉴럴 타입 셀 회로를 구현하는데 있다. 바이폴라 소자를 사용하여 구성한 뉴럴 타입 셀 회로는 외부전압이 주어질 때 발진 파형을 발생하는 발진회로부와, 상기 발진 회로부에서 발생된 발진 파형을 수신하고, 가중치 입력 레벨에 따라 펄스 듀티 싸이클을 조정하는 가중치 회로부와, 상기 가중치 회로부의 출력을 수신하고, 상기 가중치 회로부의 출력신호의 펄스 듀티 사이클에 따라 캐패시터에 전하를 충전시키는 합산회로부로 구성된다.

公开(公告)号：KR1019990050448A

公开(公告)日：1999-07-05

申请号：KR1019970069567

申请日：1997-12-17

Applicant: 한국전자통신연구원

Inventor： 신희천 ,  곽명신 ,  남기수

IPC: G11C11/34

Abstract: 본 발명은 바이폴라소자를 이용한 뉴럴타입 셀 회로에 관한 것으로, 특히 많은 실리콘 면적과 빠른 속도가 요구되는 신경회로망 회로에 사용되는 뉴럴타입 셀 회로에 관한 것이다. 본 발명의 목적은 바이폴라소자를 사용하여 집적도가 높고 속도가 빠른 뉴럴타입 셀 회로를 구현하는 데에 있다. 바이폴라소자를 사용하여 구성한 뉴럴타입 셀 회로는 외부전압이 주어질 때 발진 파형을 발생하는 발진회로부와, 상기 발진회로부에서 발생된 발진 파형을 수신하고, 가중치 입력레벨에 따라 펄스 듀티 사이클을 조정하는 가중치회로부와, 상기 가중치회로부의 출력을 수신하고, 상기 가중치회로부의 출력신호의 펄스 듀티 사이클에 따라 캐패시터에 전하를 충전시키는 합산회로부로 구성된다.

公开(公告)号：KR100183176B1

公开(公告)日：1999-04-15

申请号：KR1019950053688

申请日：1995-12-21

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 여순일 ,  신희천 ,  이행우 ,  박성모 ,  곽명신

IPC: H03M7/00

Abstract: 본 발명은 PPM 통신 방식에서의 로직 디코딩을 하는 회로에 관한 것으로, PPM 통신에서 지정할 수 있는 준비시간과 시작시간을 디지털 논리적으로 디코딩하는 제1쉬프트 레지스터부와, 제1쉬프트 레지스터부에서 출력된 신호가 모두 로우신호일 때 동작신호를 출력하는 준비 검출부와, PPM 통신방식에서 데이타 송신 시작신호를 검출하는 시작 검출부와, 제2쉬프트 레지스터부와, 제2쉬프트 레지스터부에서 출력된 신호들을 PPM 통신 방식에서 지정한 신호의 길이에 따라서 디지털 로직 하이 또는 로우 신호로 변환시켜 주는 디지털 로직 변환부와, 그리고 쉬프트 레지스터를 사용한 디지털 로직 변환부로 구성된 것을 특징으로 한다.

公开(公告)号：KR100174876B1

公开(公告)日：1999-04-01

申请号：KR1019950047075

申请日：1995-12-06

Applicant: 한국전자통신연구원

Inventor： 임태영 ,  김대용 ,  신희천 ,  곽명신

IPC: G01R31/28

Abstract: 본 발명은 VLSI로 타이머 회로를 구현할 때 VLSI 외부에서 간단히 테스트 모드와 타이머 모드를 선택하도록 하여 짧은 시간에 테스트가 가능한 타이머 및 그 테스트 방법에 관한 것으로서, 그 특징은 기본 클럭을 발생시키는 기본 클럭 발생기를 구비하고 있는 테스트가 용이한 시간 선택형 타이머에 있어서, 테스트 모드와 타이머 모드를 결정하는 결정 수단과, 테스트를 위해 기본 클럭을 선택하거나 타이머용의 긴 주기를 선택하는 선택 수단과, 타이머용 클럭을 분주시키는 분주 수단 및 상기 타이머의 출력 신호를 출력하는 출력 수단을 포함하는 데에 있으므로, 그 효과는 다단 클럭 분주기를 적절히 먹싱(Muxing)한 회로를 디코더로 선택함으로써 타이머 모드 시는 원하는 시간에 출력을 내주는 타이머 동작을 기대할 수 있고, 또한 테스트 모드시는 상용 의 VLSI 테스트 장비로 테스트가 가능한 회로를 쉽게 구현할 수 있다는 데에 있다.