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21.发明授权다중프로세서 인터럽트 요청기에서의 인터럽트 송신 및 완료 제어방법(Control scheme of interrupt go and done in a multiprocessor interrupt requester) 失效一种在多处理器中断请求器中控制中断传输和完成的方法，所述方法包括：
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公开(公告)号：KR1019960002029A
公开(公告)日：1996-01-26
申请号：KR1019940012745
申请日：1994-06-07
Applicant: 한국전자통신연구원
IPC: G06F13/24
Abstract: 본 발명은 다중프로세서 인터럽트 요청기에서의 전송실패 인터럽트의 구동방법에 관한 것으로서, 본 발명에서는 프로세서간 인터럽트의 전송실패 인터럽트신호 (TFINT)가 구동되지 않았고 응답정보를 검사하는 CHECK 상태이고 전송오류가 발생하였고 유한 재시도 조건에서 재시도 회수가 만료되었고 전송실패 인터럽트 구동이 허용되었을 경우를 인지하여 전송실패 인터럽트 신호(TFINT)를 1로 구동하고, 구동한 전송실패 인터럽트 신호를 철회하는 조건인 전송실패 인터럽트가 이미 구동되어 있고 TMR읽기나 CSR읽기가 발생하는 경우를 인지하여 구동한 전송실패 인터럽트를 철회하는 방법을 제공한다.
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公开(公告)号：KR1019960001092B1
公开(公告)日：1996-01-18
申请号：KR1019930024330
申请日：1993-11-16
Applicant: 한국전자통신연구원
IPC: G06F1/06
Abstract: initializing a timer; repeating the above operation until a raising edge by checking the raising edge; checking a value of a CCR when a clock is at the raising edge; in case of a value "0", copying a MCR on the CCR; in case that the CCR is not 0" and a BCR is not "0", checking whether the BCR is "0" or not; in case that the CCR is "1" and the BCR is "0", copying the MCR on the CCR, and the MCR on the BCR; checking whether the CCR is not "1" and whether the BCR is "0"; in case that the BCR is "0", reducing the CCR by 1, copying it on the BCR; and in case that the BCR is not "0", reducing the value of the BCR by 1.
Abstract translation: 初始化一个定时器; 通过检查提升边缘重复上述操作直到升起边缘; 当时钟处于上升沿时检查CCR的值; 在值“0”的情况下，复制CCR上的MCR; 在CCR不为0“且BCR不为”0“的情况下，检查BCR是否为”0“;如果CCR为”1“且BCR为”0“，则复制MCR CCR和BCR上的MCR;检查CCR是否不是“1”，以及BCR是否为“0”;如果BCR为“0”，则将CCR减少1，将其复制到BCR上; 并且在BCR不为“0”的情况下，将BCR的值减小1。
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公开(公告)号：KR1019950010831B1
公开(公告)日：1995-09-23
申请号：KR1019930024329
申请日：1993-11-16
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: initiating a timer to be programmed, driving a time-out interrupt signal to be "0", and becoming a value of tag bit "0"; executing a clock counting until an input clock to the timer is a rising edge; if the rising edge, generating a time-out in which a value of a current count register as "1" and a value of a base count register as "0"; driving the time-out interrupt signal whenever the time-out is generated and determining whether the clock is the rising edge; if the value of the current count register is not "1" and the value of base count register is not "0", if the time-out interrupt signal is not driven, returning to the executing the clock counting step; if the time-out interrupt signal is driven and the tag bit value is "3", withdrawing the drive of the time-out interrupt signal to change the tag bit value into "0"; if the time-out interrupt signal is driven and the tag bit value is not "3", increasing the tag bit value by "1" and returning to the executing the clock counting step.
Abstract translation: 启动要编程的定时器，将超时中断信号驱动为“0”，并变为标签位“0”的值; 执行时钟计数，直到定时器的输入时钟为上升沿; 如果上升沿，则产生其中当前计数寄存器的值为“1”的超时值和基本计数寄存器的值为“0”; 每当产生超时时驱动超时中断信号，并确定时钟是否是上升沿; 如果当前计数寄存器的值不为“1”，并且基本计数寄存器的值不为“0”，则如果超时中断信号未被驱动，则返回执行时钟计数步骤; 如果超时中断信号被驱动并且标签位值为“3”，则取出超时中断信号的驱动，将标记位值改变为“0”; 如果驱动超时中断信号并且标签位值不为“3”，则将标签位值增加“1”并返回到执行时钟计数步骤。
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Patent Agency Ranking
公开(公告)号：KR1019950010828B1
公开(公告)日：1995-09-23
申请号：KR1019930024327
申请日：1993-11-16
Applicant: 한국전자통신연구원
IPC: G06F9/00
Abstract: resetting a timer to be programmed; determining whether a clock inputted to the timer is a rising edge; if the rising edge, determining whether an address strobe signal for reading or writing first and second registers within the timer is "1"; if the signal is "1", decoding a given address signal by a process interface circuit; if the given address signal indicates the first register within the timer, determining whether a write and read request signal provided to the first register by the process interface circuit is "1"; if the signal is "1", after performing a write operation in byte unit in the first register by a byte enable signal corresponding to each of bytes of the first register, driving a write request completion signal to return to the step determining whether the clock is the rising edge; if the given address signal indicates the second register within the timer, determining whether the write and read request signal provided to the second register by the process interface circuit is "1"; if the signal is not "1", after performing a read operation in byte unit in the second register by a byte enable signal corresponding to each of bytes of the second register, driving a read request completion signal to return to the step determining whether the clock is the rising edge; and if not, driving only the write request completion signal to return to reset the timer.
Abstract translation: 复位要编程的定时器; 确定输入到定时器的时钟是否是上升沿; 如果上升沿，确定用于读或写定时器内的第一和第二寄存器的地址选通信号是否为“1”; 如果信号为“1”，则通过处理接口电路对给定地址信号进行解码; 如果给定地址信号指示定时器内的第一寄存器，则确定由处理接口电路提供给第一寄存器的写和读请求信号是否为“1”; 如果信号为“1”，则在通过与第一寄存器的每个字节相对应的字节使能信号在第一寄存器中以字节为单位执行写操作之后，驱动写请求完成信号返回到确定时钟 是上升的缘故 如果给定的地址信号指示定时器内的第二寄存器，则确定由处理接口电路提供给第二寄存器的写和读请求信号是否为“1”; 如果信号不是“1”，则在通过与第二寄存器的每个字节对应的字节使能信号在第二寄存器中以字节为单位执行读取操作之后，驱动读取请求完成信号以返回到步骤 时钟是上升的缘故; 如果不是，仅驱动写入请求完成信号返回以重置定时器。
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公开(公告)号：KR100498233B1
公开(公告)日：2005-07-01
申请号：KR1020020066844
申请日：2002-10-31
Applicant: 한국전자통신연구원
IPC: G11C7/00
CPC classification number: G11C8/04
Abstract: 본원발명은 저속의 복수개 메모리를 이용하여 고속의 선입선출 동작을 수행하는 선입선출 메모리 회로는 표준 라이브러리 메모리를 이용한 선입선출 메모리 회로에 관한 것으로, N(N>1) 개의 동기식 듀얼 포트 메모리들로 구성된 메모리 블록과, N 개의 동기식 듀얼 포트 메모리들의 읽기 어드레스를 지정하는 단일 읽기 포인터와, N 개의 메모리들의 쓰기 어드레스를 지정하는 단일 쓰기 포인터와, 읽기/쓰기 어드레스에 따라 N 개의 메모리들 중에서 어느 하나의 메모리를 선택하고, 소스 클럭 신호를 n(n=N, n>1) 분주된 n 개의 읽기/쓰기 클럭 신호로 생성하며, 1/n 주기 차이를 갖는 n 개의 읽기/쓰기 클럭 신호를 상기 선택된 메모리부터 해당 메모리에 직접 분배하여 데이터를 입출력시키는 메모리 제어부를 포함한다.
이와 같이, 본 발명은 주문형 반도체 설계에 있어서 표준 라이브러리(standard cell library)를 이용하여 생성된 저속 메모리로 고속의 선입선출 메모리 구성이 가능하므로, 메모리와 일반 로직 회로의 속도 격차에 따른 선입선출 메모리의 비효율성을 제거하고, 간단하면서도 효율적인 제어회로를 통하여 설계시간의 단축과 공정/설계 변경에 따른 설계 비용을 최소화 할 수 있다.-
公开(公告)号：KR1020040041712A
公开(公告)日：2004-05-20
申请号：KR1020020069556
申请日：2002-11-11
Applicant: 한국전자통신연구원
CPC classification number: H04L1/0061 , H04L1/0045 , H04L49/90 , H04L49/9063
Abstract: PURPOSE: A data packet receiving apparatus and a method thereof are provided to utilize a network communication and bandwidth of an input/output channel to the maximum by smoothly processing high speed packet stream. CONSTITUTION: An inspection logic circuit and a multiplexer receive packet data word(S801). The multiplexer transfers the packet data word to input/output memory units and the inspection logic circuit analyzes the packet data word(S802). Upon analyzing the packet data word, if the packet data word is a header part, the inspection logic circuit performs a packet header processing process, if the packet data word is a data part, the inspection logic circuit performs a packet data and error correction code calculating process, and if it is an end part, the inspection logic circuit compares the calculated error correction code and an error correction code of the end of the packet(S803). It is determined whether an error has been discovered by the inspection logic circuit, and if an error has been discovered, the packet is discarded(S804). If no error has been discovered, an upper processing layer processes packet data words outputted from the input/output memory units(S805). The upper processing layer determines whether an error is discovered(S806). If an error is discovered, the packet is discarded(S807).
Abstract translation: 目的：提供一种数据分组接收装置及其方法，通过平滑处理高速分组流，最大限度地利用输入/输出信道的网络通信和带宽。 构成：检查逻辑电路和复用器接收分组数据字（S801）。 复用器将分组数据字传送到输入/输出存储单元，检查逻辑电路分析分组数据字（S802）。 分析分组数据字时，如果分组数据字是报头部分，则检查逻辑电路执行分组报头处理处理，如果分组数据字是数据部分，则检查逻辑电路执行分组数据和纠错码 计算处理，如果是结束部分，则检查逻辑电路将计算出的纠错码与分组结束的纠错码进行比较（S803）。 确定检查逻辑电路是否发现错误，如果发现错误，则丢弃该数据包（S804）。 如果没有发现错误，则上层处理层处理从输入/输出存储单元输出的分组数据字（S805）。 上层处理层确定是否发现错误（S806）。 如果发现错误，则丢弃该数据包（S807）。
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公开(公告)号：KR100358155B1
公开(公告)日：2002-10-25
申请号：KR1019990061875
申请日：1999-12-24
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: 1. 청구범위에기재된발명이속한기술분야본 발명은인터럽트제어장치및 그제어방법과그를이용한캐쉬제어기에관한것임. 2. 발명이해결하려고하는기술적과제본 발명은, 캐쉬제어과정에서발생하는각종예외사항(exceptions)을프로세서에게알리는각종인터럽트를제어하기위한인터럽트제어장치및 그제어방법과그를이용한캐쉬제어기를제공하고자함. 즉, 본발명은, 캐쉬제어기에서발생한예외사항의신속하고효율적인처리를위하여, 예외사항발생시점부터인터럽트구동시점까지의지연시간을최소화하고유연한(flexible) 인터럽트제어기능을제공하도록하기위한인터럽트제어장치및 그제어방법과그를이용한캐쉬제어기를제공하고자함. 3. 발명의해결방법의요지본 발명은, 인터럽트제어장치를이용한캐쉬제어기에있어서, 캐쉬제어부및 노드버스인터페이스와전용의연결통로를통해인터럽트정보를주고받기위하여, 제어및 상태정보를읽거나쓰기가가능한레지스터를이용하여상기캐쉬제어기에서예외사항(exceptions)으로발생한다수의인터럽트를제어하기위한인터럽트제어수단을구비하되, 상기레지스터는, 인터럽트의요구여부를나타내는비트(IR)와, 인터럽트의인에이블여부를나타내는비트(IE)와, 상기태그메모리와데이터메모리를읽을때 검출된패리티오류를인터럽트로처리할것인지의여부를나타내는비트(PE)와, 상기태그메모리패리티오류를나타내는비트(ETP)와, 상기데이터메모리패리티오류를나타내는비트(EDP)와, 버스측입력요구버퍼(BIQ) 트랜잭션오류를나타내는비트(EBQ)와, 버스측입력응답버퍼(BIP)의트랜잭션오류를나타내는비트(EBP)와, 망측입력요구버퍼NIQ의트랜잭션오류를나타내는비트(ENQ)와, 망측입력응답버퍼NIP의트랜잭션오류를나타내는비트(ENP)를포함하여이루어진것을특징으로함. 4. 발명의중요한용도본 발명은인터럽트제어장치를구비한캐쉬제어기등에이용됨.
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公开(公告)号：KR100331028B1
公开(公告)日：2002-09-04
申请号：KR1019980049407
申请日：1998-11-18
Applicant: 한국전자통신연구원
IPC: G06F9/46
Abstract: 본 발명은 디지털 컴퓨터 시스템에서 프로세서 외부에서 발생한 여러 종류의 인터럽트를 단일 신호 인터럽트 방식의 프로세서(Single Signal Interrupted Processor)에게 신속하고 효과적으로 알려주기 위하여, 내부에 인터럽트 제어 레지스터(Interrupt Control Register)를 내장한 인터럽트 요구 제어기(Interrupt Request Controller) 및 그 제어 방법을 제공하는데 그 목적이 있다.
본 발명에 따르면, 단일 신호 인터럽트 방식의 프로세서의 인터럽트 요구 제어 기능을 수행하고, 상기 프로세서와 프로세서 인터페이스를 통하여 연결된 인터럽트 요구 제어기에 있어서, 외부에서 입력되는 인터럽트 요구 신호를 일시적으로 저장하고, 상기 프로세서로부터 읽기 및 쓰기를 수행할 수 있는 인터럽트 제어 레지스터를 내부에 포함하며, 상기 인터럽트 제어 레지스터에 저장된 인터럽트 제어 정보를 이용하여 인터럽트를 제어하고, 단일 인터럽트 요구 신호를 상기 프로세서 인터페이스를 거치지 아니하고 직접 상기 프로세서에게 전송하는 것을 특징으로 하는 인터럽트 요구 제어기가 제공된다.
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