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公开(公告)号：KR1020040045513A
公开(公告)日：2004-06-02
申请号：KR1020020073314
申请日：2002-11-23
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A PDP and a method for manufacturing the PDP are provided to achieve a low voltage and low power operation by lowering a plasma generating voltage and improve an effective cell efficiency and discharge response speed. CONSTITUTION: A plasma display panel comprises a first substrate, a second substrate(800), a barrier rib(700), a phosphor layer(850), an electron gun(900), and a discharge electrode. The second substrate is spaced apart from the first substrate and provides a space for discharge gas. The barrier rib defines cells between the first substrate and the second substrate. The phosphor layer is formed on the second substrate. The electron gun is formed on the first substrate and discharges the electrons for discharging the gas. The discharge electrode is formed on the rear surface of the first substrate and applies AC voltage for discharging.
Abstract translation: 目的：提供PDP和制造PDP的方法，通过降低等离子体产生电压并提高有效的电池效率和放电响应速度来实现低电压和低功率操作。 构成：等离子体显示面板包括第一基板，第二基板（800），隔壁（700），荧光体层（850），电子枪（900）和放电电极。 第二基板与第一基板间隔开并提供放电气体的空间。 隔壁限定了第一基板和第二基板之间的单元。 磷光体层形成在第二基板上。 电子枪形成在第一衬底上并排出用于排出气体的电子。 放电电极形成在第一基板的后表面上并施加用于放电的AC电压。
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公开(公告)号：KR1020040043279A
公开(公告)日：2004-05-24
申请号：KR1020020071498
申请日：2002-11-18
Applicant: 한국전자통신연구원
CPC classification number: H01L29/66621 , H01L21/2255 , H01L29/66553 , H01L29/7834
Abstract: PURPOSE: A short channel MOS(Metal Oxide Semiconductor) transistor and a manufacturing method thereof are provided to be capable of obtaining a nano-meter level channel region. CONSTITUTION: A MOS transistor is provided with a semiconductor substrate(1), an STI(Shallow Trench Isolation) region(19) formed at both sides of the semiconductor substrate, a source/drain region connected with the lateral portion of the STI region, and a plurality of spacers(43) spaced apart from each other for contacting each source/drain region. The MOS transistor further includes a polysilicon layer(42) filled between the spacers for being used as a gate electrode, a gate isolating layer(41) for enclosing the lower portion of the polysilicon layer, and a source/drain expansion region(48) connected with the neighboring source/drain region. At this time, the length of the polysilicon layer is controlled by controlling the interval between spacers.
Abstract translation: 目的：提供一种短沟道MOS（金属氧化物半导体）晶体管及其制造方法，以能够获得纳米级信道区域。 构成：MOS晶体管设置有半导体基板（1），形成在半导体基板的两侧的STI（浅沟槽隔离）区域，与STI区域的横向部分连接的源极/漏极区域， 以及彼此间隔开的用于接触每个源极/漏极区域的多个间隔物（43）。 MOS晶体管还包括填充在用于栅电极的间隔物之间的多晶硅层（42），用于封闭多晶硅层的下部的栅极隔离层（41）和源极/漏极扩展区域（48） 与相邻的源/漏区连接。 此时，通过控制间隔物之间的间隔来控制多晶硅层的长度。
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公开(公告)号：KR1020040038507A
公开(公告)日：2004-05-08
申请号：KR1020020067479
申请日：2002-11-01
Applicant: 한국전자통신연구원
IPC: H01L27/12
CPC classification number: H01L21/76289 , H01L21/84 , H01L23/367 , H01L27/1203 , H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: A semiconductor device with a heat sink structure using an SOI(silicon-on-insulator) substrate is provided to eliminate the necessity of an additional fan or heat sink by exhausting the heat generated from a semiconductor device to the outside more rapidly. CONSTITUTION: The SOI substrate(20) is a stack structure composed of a lower silicon substrate(21), a buried insulation layer(22) and an upper silicon layer(23). An integrated circuit(IC) is embodied in the upper silicon layer of the SOI substrate. A tunnel region is formed between the lower silicon substrate and the upper silicon layer under the integrated circuit.
Abstract translation: 目的：提供一种使用SOI（绝缘体上硅）衬底的散热器结构的半导体器件，以更快地将半导体器件产生的热量排出到外部，从而消除额外的风扇或散热器的必要性。 构成：SOI衬底（20）是由下硅衬底（21），掩埋绝缘层（22）和上硅层（23）构成的堆叠结构。 集成电路（IC）体现在SOI衬底的上硅层中。 在集成电路之下的下硅衬底和上硅层之间形成隧道区域。
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公开(公告)号：KR1020030032118A
公开(公告)日：2003-04-26
申请号：KR1020010062350
申请日：2001-10-10
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/7813 , H01L29/41766 , H01L29/41775 , H01L29/7802
Abstract: PURPOSE: A method for fabricating a power semiconductor device with a structure of a trench gate is provided to improve integration of cells by reducing the depth of a source region and a body contact region while using a small number of mask layers. CONSTITUTION: A low density epitaxial layer(202) of the first conductivity type and a body region(204) of the second conductivity type are sequentially formed on a semiconductor substrate(200) of the first conductivity type. The first trench is formed by using an oxide layer pattern(206) on the body region as an etch mask. A high density body contact region of the second conductivity type is formed. The first spacer layer(212) covering the inner wall of the first trench and the sidewall of the oxide layer pattern is formed. The second trench(214) is formed. A high density source region of the first conductivity type is formed. The second spacer layer(216) covering the inner wall of the second trench and the sidewall of the first spacer layer is formed. The third trench is formed. A gate insulation layer is formed in the third trench. A gate conductive layer pattern is formed in the gate insulation layer. An oxide layer is formed on the gate conductive layer pattern. The first and second spacer layers are removed. The first metal electrode layer electrically contacts the source region and the body contact region. The second metal electrode layer electrically contacts the gate conductive layer pattern. The third metal electrode layer electrically contacts the semiconductor substrate.
Abstract translation: 目的：提供一种制造具有沟槽栅极结构的功率半导体器件的方法，以通过在使用少量掩模层的同时减小源极区域和身体接触区域的深度来改善单元的集成。 构成：第一导电类型的低密度外延层（202）和第二导电类型的体区（204）依次形成在第一导电类型的半导体衬底（200）上。 通过在身体区域上使用氧化物层图案（206）作为蚀刻掩模形成第一沟槽。 形成第二导电类型的高密度体接触区域。 形成覆盖第一沟槽的内壁和氧化物层图案的侧壁的第一间隔层（212）。 形成第二沟槽（214）。 形成第一导电类型的高密度源区。 形成覆盖第二沟槽的内壁和第一间隔层的侧壁的第二间隔层（216）。 形成第三沟槽。 在第三沟槽中形成栅极绝缘层。 在栅极绝缘层中形成栅极导电层图案。 在栅极导电层图案上形成氧化物层。 去除第一和第二间隔层。 第一金属电极层与源区和身体接触区电接触。 第二金属电极层与栅极导电层图案电接触。 第三金属电极层与半导体衬底电接触。
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公开(公告)号：KR100528965B1
公开(公告)日：2005-11-15
申请号：KR1020020073314
申请日：2002-11-23
Applicant: 한국전자통신연구원
Abstract: 저전압 구동 플라즈마 표시 패널(plasma display panel) 장치 및 그 제조 방법을 제공한다. 본 발명의 일 관점에 따른 장치는 고효율 저전압 구동 전자총을 포함하여 구성된다. 예를 들어, 제1기판과, 제1기판에 이격되어 방전될 가스가 도입되는 공간을 제공하는 투명한 제2기판과, 제1기판 및 상기 제2기판 사이를 단위 표시 셀 별로 구획짓는 격벽들과, 제1기판에 대향하는 상기 제2기판 면 상에 도입되는 형광층과, 단위 표시 셀 별로 형광층에 대향되는 제1기판 면 상에 도입되어 가스의 방전을 위한 전자들을 방출할 전자총이되, 제1기판의 표면 보다 낮게 도입되어 캐소드로 이용되는 제1내측 전극, 제1내측 전극 상에 도입된 탄소 나노튜브 에미터, 제1기판을 관통하여 제1내측 전극에 연결되는 제1외측 전극, 제1기판 상에 도입된 애노드로 이용되는 제2내측 전극, 및 이에 연결되는 제2외측 전극을 포함하는 전자총, 및 제1기판의 후면에 도입되어 방전을 위한 교류 전압이 인가되는 방전 전극들을 포함하여 구성될 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020050065908A
公开(公告)日：2005-06-30
申请号：KR1020030097071
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: H01L27/092 , H01L21/8228
Abstract: 본 발명은 기판, 기판 상에 형성된 Fin 채널, 게이트 절연막, 게이트 및 소스/드레인 전극을 포함하여 구성된 FinFET의 Fin 채널에 있어서, Fin 채널은 실리콘 기판 상에 버퍼층인 경사 SiGe층 상부에 에피택셜 성장된 이완된 SiGe층 및 스트레인드 실리콘층을 포함하여 구성되거나, 실리콘 기판 상에 에피택셜 성장된 스트레인드 SiGe층 및 에피택셜 실리콘층을 포함하여 구성되도록 한다. 이러한 구성을 통해서, 종래의 실리콘 Fin 보다 소자의 성능을 크게 향상시킬 수 있다.
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公开(公告)号：KR100488099B1
公开(公告)日：2005-05-06
申请号：KR1020020071498
申请日：2002-11-18
Applicant: 한국전자통신연구원
CPC classification number: H01L29/66621 , H01L21/2255 , H01L29/66553 , H01L29/7834
Abstract: 본 발명의 모오스 트랜지스터 구조는 기존의 상보성 모오스 트랜지스터 기술로 제작된다. 나노미터 급의 모오스 트랜지스터 제작 방법에 있어서 특수한 리소그래피 기술을 사용하지 않고, 스페이서 폭을 조절하여 나노미터 급의 게이트를 형성한다. 도핑된 스페이서를 사용하여 매우 얕은 접합의 소스, 드레인 확장 영역을 형성할 수 있으며, 이는 종래의 이온주입에 의한 기판의 손상을 방지한다. 열처리 과정을 통하여 도핑된 스페이서로부터 반도체 기판으로 도펀트가 확산되어 매우 얕은 접합을 갖는 소스/드레인 확장 영역을 형성할 수 있다.
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公开(公告)号：KR1020050007658A
公开(公告)日：2005-01-21
申请号：KR1020030047184
申请日：2003-07-11
Applicant: 한국전자통신연구원
IPC: G09G3/30
CPC classification number: G09G3/3283 , G09G3/3241 , G09G2310/027 , G09G2330/021
Abstract: PURPOSE: A low power and high density source driver and a current driven active matrix organic electroluminescence device provided with the same are provided to increase the degree of integration by operating the inner circuits of the driver with a normal voltage. CONSTITUTION: A low power and high density source driver includes a shift register unit(310), a data latch unit(320), a line latch unit(330), a current digital-to-analog converter(340) and a high voltage protection unit(350). The shift register unit outputs the enable signal for storing the data. The data latch unit stores the digital data inputted from outside. The line latch unit outputs the stored data in parallel simultaneously. The current digital-to-analog converter converts the digital signal outputted from the line latch unit and outputs the converted signal as the current signal. And, the high voltage protection unit transmits the outputs the outputs of the current digital-to-analog converter to the source line of the external panel and protects the inner circuits from the high voltage of the panel side.
Abstract translation: 目的：提供一种低功率和高密度源极驱动器及其驱动的驱动有源矩阵有机电致发光器件，以通过以正常电压操作驱动器的内部电路来增加集成度。 构成：低功率和高密度源驱动器包括移位寄存器单元（310），数据锁存单元（320），线锁存单元（330），当前数模转换器（340）和高电压 保护单元（350）。 移位寄存器单元输出用于存储数据的使能信号。 数据锁存单元存储从外部输入的数字数据。 线路锁存单元同时并行输出存储的数据。 当前的数/模转换器转换从线锁存单元输出的数字信号，并输出转换的信号作为电流信号。 而且，高电压保护单元将输出的当前数模转换器的输出发送到外部面板的源极线，并保护内部电路免受面板侧的高压。
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公开(公告)号：KR100453821B1
公开(公告)日：2004-10-20
申请号：KR1020020061487
申请日：2002-10-09
Applicant: 한국전자통신연구원
IPC: G06F13/38
CPC classification number: G06F13/4217 , Y02D10/14 , Y02D10/151
Abstract: 본 발명의 마이크로 컨트롤러를 위한 데이터 버스 시스템은, 입/출력부, 중앙 처리 장치, 내부 메모리 및 주변 회로부를 포함하는 마이크로 컨트롤러를 위한 데이터 버스 시스템에 관한 것이다. 이 데이터 버스 시스템은, 중앙 처리 장치로부터 나가는 데이터와 외부로부터 입/출력부 또는 내부 메모리로 들어가는 데이터에 의해 사용되는 외부 억세스 버스와, 중앙 처리 장치로 들어가는 데이터와 입/출력부 또는 내부 메모리로부터 나가는 데이터와, 그리고 주변 회로부로 들어가거나 주변 회로부로부터 나가는 데이터에 의해 사용되는 내부 억세스 버스, 및 내부 메모리가 입/출력부로 통해 나가는 데이터에 의해 사용되는 내부 메모리 테스트 버스를 구비한다.
Abstract translation: 提供一种用于微控制器的数据总线系统，其具有输入/输出（I / O）单元，中央处理单元（CPU），内部存储器单元和外围电路。 数据总线系统包括当从CPU输出数据或将数据输入到I / O单元或内部存储单元时使用的外部访问总线; 当数据输入到CPU时使用的内部访问总线，从I / O单元或内部存储单元输出数据，或者数据输入到外围电路或从外围电路输出数据; 以及内部存储器测试总线，用于从内部存储器单元输出数据并将其输入到I / O单元。
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公开(公告)号：KR100438892B1
公开(公告)日：2004-07-02
申请号：KR1020010082476
申请日：2001-12-21
Applicant: 한국전자통신연구원
IPC: H01L27/02
Abstract: PURPOSE: An one chip type thin film inductor and a method for manufacturing the same are provided to be capable of reducing the size and weight of a chip module package by forming an IC(Integrated Circuit) and the thin film inductor on the same semiconductor substrate. CONSTITUTION: The first and second well region(221,241) are formed in a semiconductor substrate(200). The first and second MOS(Metal Oxide Semiconductor) transistor(pMOS,nMOS) are formed on the first and second well region, respectively. A plurality of metal layer patterns(202,204) are electrically connected between the first and second MOS transistor and impurity regions(222,242). A protecting isolation layer(205) is located on the resultant structure for separating the metal layer patterns. A lower core layer pattern(262) is formed on the predetermined portion of the protecting isolation layer. The first polyimide layer(261), a metal coil layer(264), the second polyimide layer(263), an upper core layer pattern(269), and the third polyimide layer(267) are sequentially formed on the resultant structure.
Abstract translation: 目的：通过在同一半导体衬底上形成IC（集成电路）和薄膜电感器，提供了一种单片型薄膜电感器及其制造方法，以便能够减小芯片模块封装的尺寸和重量 。 构成：第一和第二阱区（221,241）形成在半导体衬底（200）中。 第一和第二MOS（金属氧化物半导体）晶体管（pMOS，nMOS）分别形成在第一和第二阱区上。 多个金属层图案（202,204）电连接在第一和第二MOS晶体管与杂质区（222,242）之间。 保护隔离层（205）位于所得结构上以分离金属层图案。 在保护隔离层的预定部分上形成下芯层图案（262）。 在所得到的结构上依次形成第一聚酰亚胺层（261），金属线圈层（264），第二聚酰亚胺层（263），上芯层图案（269）和第三聚酰亚胺层（267）。
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