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公开(公告)号：KR1019960026933A
公开(公告)日：1996-07-22
申请号：KR1019950025696
申请日：1995-08-21
Applicant: 한국전자통신연구원
IPC: H01L29/70
Abstract: 본 발명은 기둥형 바이폴라 트랜지스터 및 그의 제조방법에 관한 것으로, 반도체기판에 형성된 트렌치로 한정되는 제1및제2기둥에서 에미터영역, 베이스영역 및 콜렉터영역이 형서되는 활성영역이 제1기둥으로 한정되고, 베이스 접속부에 의해베이스영역과 폴리실리콘 베이스전극의 일부분이 전기적으로 연결되므로 접촉면적을 감소하여 베이스의 회성영역이 증가되는 것을 방지하며, 또한, 트랜지스터의 역방향동작시 콜렉터영역으로 사용되는 고농도의 에미터영역과 베이스영역이 고농도 접합을 이루지 않는다.
그리고, 에미터 영역의 상부에 CMP방법으로 자기정렬된 넓은 표면적을 갖는 폴리실리콘 에미터전극을 형성한다.
따라서, 트랜지스터의 활성영역이 제1기둥으로 한정되므로 에미터 및 콜렉터와 베이스 사이의 기생접합 캐패시턴스를 감소시킬 수 있으며, 베이스영역과 폴리실리콘 베이스전극 사이의 접촉면적을 감소시키므로 베이스의 외성영역이 증가되는것을 방지하여 트렌지스터의 동작특성을 향상시킬 수 있고, 또한, 트랜지스터의 역방향동작시 순방향동작시와 유사한 전류이득을 얻을 수 있다.
그리고, 넓은 표면적을 갖는 폴리실리콘 에미터전극이 에미터영역과 자기정렬되므로 에미터전극을 형성하기 위한 접촉 개구의 형성이 용이하다.-
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公开(公告)号：KR1019950007109A
公开(公告)日：1995-03-21
申请号：KR1019930016119
申请日：1993-08-19
Applicant: 한국전자통신연구원
IPC: H01L27/108
Abstract: 본 발명은 수직구조 바이폴라 트랜지스터를 이용한 다이나믹 램 셀 종합공정 방법에 관한 것으로 동일한 기판위에 수직구조 바이폴라 트랜지스터와 CMOS를 제작한 바이 CMOS(BiCMOS)공정 방법이다.
상기 종합공정 방법은 제작의 우선순위에 따라 CMOS의 게이트영역의 공정을 수직구조 바이폴라 트랜지스터 공정 이전에 수행하는 방법과 상기 CMOS의 게이트영역의 공정을 수직구조 바이폴라 트랜지스터 공정이후에 수행하는 방법으로 수직구조 바이폴라 트랜지스터와 CMOS를 종합공정하여 수직구조 바이폴라 다이나믹 램 셀을 구현한다.
따라서 256M 이상의 고밀도 다이나믹 램의 실현이 가능하고 비트라인과 커패시터의 플레이트 전극이 바로 연결이 되고 CMOS를 주변회로로 채택하므로써 고속 및 저전력 다이나믹 램의 실현이 가능하다.-
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Patent Agency Ranking
公开(公告)号：KR1019940006082B1
公开(公告)日：1994-07-06
申请号：KR1019910014708
申请日：1991-08-24
Applicant: 한국전자통신연구원
IPC: H01L21/48
Abstract: The isolation method includes the steps of sequentially forming a first oxide layer 2, a buffer layer 3, a nitride layer 4 and a second oxide layer 5 on a silicon substrate 1, selectively etching second oxide layer 5, nitride layer 4, buffer layer 3 and first oxide layer 2 to form an isolation pattern, forming a spacer 21 on the inner side of the pattern, ion-implanting into the exposed portion of silicon substrate, selectively depositing a polysilicon on the exposed portion of the substrate 1 and selectively oxidizing the polysilicon to form a polysilicon oxide layer 8, etching back the polysilicon oxide to the nitride layer 4, and sequentially removing the nitride layer 4, buffer layer 3 and first oxide layer 2 to form an isolation oxide 10, thereby improving the isolation characteristics.
Abstract translation: 隔离方法包括在硅衬底1上依次形成第一氧化物层2，缓冲层3，氮化物层4和第二氧化物层5的步骤，选择性地蚀刻第二氧化物层5，氮化物层4，缓冲层3 和第一氧化物层2以形成隔离图案，在图案的内侧上形成间隔物21，离子注入到硅衬底的暴露部分中，在衬底1的暴露部分上选择性地沉积多晶硅，并选择性地氧化 多晶硅以形成多晶硅氧化物层8，将多晶硅氧化物回蚀刻到氮化物层4，并依次去除氮化物层4，缓冲层3和第一氧化物层2以形成隔离氧化物10，从而提高隔离特性。
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公开(公告)号：KR100066524B1
公开(公告)日：1993-10-14
申请号：KR1019900017910
申请日：1990-11-06
Applicant: 한국전자통신연구원
IPC: G11C11/401
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公开(公告)号：KR1019930006626B1
公开(公告)日：1993-07-21
申请号：KR1019900012142
申请日：1990-08-08
Applicant: 한국전자통신연구원
IPC: G11C11/408
Abstract: The row address buffer improves a signal generation time and a delay time. The row address input signal (Pras) from the latch type sense amplifier is applied to the gates of N channel MOS TRs (MN35)(MN36), and CMOS latch type sense amp. consisting of NMOS TRs (MN32)(MN34) and PMOS TRs (MP31)(MP33) is connected between the source and the drain of previous NMOS TRs (MN35)(MN36). Similarly, (Pras) is also applied to the gate of NMOS TRs (MN42)(MN41), and CMOS latch type sense Amp. consisting PMOS TRs (MP37)(MP38).
Abstract translation: 行地址缓冲器提高了信号生成时间和延迟时间。 来自锁存型读出放大器的行地址输入信号（Pras）被施加到N沟道MOS TR（MN35）（MN36）和CMOS锁存型读出放大器的栅极。 由MN TR（MN32）（MN34）和PMOS TR（MP31）（MP33）连接在先前的NMOS TR（MN35）（MN36）的源极和漏极之间。 类似地，（Pras）也被施加到NMOS TR（MN42）（MN41）和CMOS锁存器类型检测Amp的栅极。 包括PMOS TR（MP37）（MP38）。
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