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公开(公告)号：KR1019950007109A
公开(公告)日：1995-03-21
申请号：KR1019930016119
申请日：1993-08-19
Applicant: 한국전자통신연구원
IPC: H01L27/108
Abstract: 본 발명은 수직구조 바이폴라 트랜지스터를 이용한 다이나믹 램 셀 종합공정 방법에 관한 것으로 동일한 기판위에 수직구조 바이폴라 트랜지스터와 CMOS를 제작한 바이 CMOS(BiCMOS)공정 방법이다.
상기 종합공정 방법은 제작의 우선순위에 따라 CMOS의 게이트영역의 공정을 수직구조 바이폴라 트랜지스터 공정 이전에 수행하는 방법과 상기 CMOS의 게이트영역의 공정을 수직구조 바이폴라 트랜지스터 공정이후에 수행하는 방법으로 수직구조 바이폴라 트랜지스터와 CMOS를 종합공정하여 수직구조 바이폴라 다이나믹 램 셀을 구현한다.
따라서 256M 이상의 고밀도 다이나믹 램의 실현이 가능하고 비트라인과 커패시터의 플레이트 전극이 바로 연결이 되고 CMOS를 주변회로로 채택하므로써 고속 및 저전력 다이나믹 램의 실현이 가능하다.-
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公开(公告)号：KR1019910005401B1
公开(公告)日：1991-07-29
申请号：KR1019880011545
申请日：1988-09-07
CPC classification number: H01L21/28525 , H01L21/2257 , H01L21/2633 , Y10S148/147
Abstract: The method for manufacturing a bipolar transistor having a high speed operation charactristic and a high integration or a high current switching device utilizes a polysilicon self aligning process. The method comprises the steps of evaporating a first amorphous silicon film (116) having a diffusion source function on a P type intrinsic base (104), ion-implanting impurities there into and diffusing them to the surface of the silicon film (116) to form an emitter junction (118); evaporating a titanium film (120) and a second amorphous silicon film (121); and ion- implanting impurities there into and heat-treating it to forming a titanium silicide film (122).
Abstract translation: 具有高速运算特性和高集成度的双极晶体管的制造方法或大电流开关器件利用多晶硅自对准工艺。 该方法包括以下步骤：在P型本征基底（104）上蒸发具有扩散源功能的第一非晶硅膜（116），在其中离子注入杂质并将其扩散到硅膜（116）的表面至 形成发射极结（118）; 蒸发钛膜（120）和第二非晶硅膜（121）; 并将杂质离子注入并进行热处理以形成硅化钛膜（122）。
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公开(公告)号：KR1019910005393B1
公开(公告)日：1991-07-29
申请号：KR1019880010254
申请日：1988-08-11
IPC: H01L29/70
Abstract: The BI-CMOS containing the bipolar and CMOS is fabricated by electrically isolating the both sides of N+-polycrystalline Si acting as the source and drain of CMOS, and the emitter and collector of bipolar. The width of inactive base region is reduced by dry etching the silicon after depositing the nitride film. The inactive base region and all junctions are formed to reduce the serics resistance of base in bipolar transistor by wet etching the nitride films after depositing the base oxide film of CMOS followed by aluminium metallization.
Abstract translation: 包含双极和CMOS的BI-CMOS通过电隔离作为CMOS的源极和漏极的N + - 多晶硅的两侧以及双极的发射极和集电极来制造。 通过在沉积氮化物膜之后干蚀刻硅来减少非活性碱性区的宽度。 形成非活性碱性区域和所有连接点，以在沉积CMOS之氧化膜后进行铝金属化，通过湿式蚀刻氮化物膜来降低双极晶体管中碱的线电阻。
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Patent Agency Ranking
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公开(公告)号：KR1019890003827B1
公开(公告)日：1989-10-05
申请号：KR1019870008119
申请日：1987-07-25
IPC: H01L27/06
CPC classification number: H01L21/8249 , Y10S148/011
Abstract: The BiCMOS means a combined semiconductor with high speed Bipolar and large scale CMOS. The manufacturing process of BiCMOS involves: (a) forming p-well after the growth of epitaxy layer on n+ region formed on p-type substrate; (b) depositing the nitride film on the oxide film, and isolating the p+ junction; (c) forming base and collector of bipolar transistor by implanting impurities after growth of CMOS gate oxide; (d) forming a gate of CMOS and emitter of bipolar transistor after depositing oxide film on the n+ layer formed by impurities; (e) forming source and drain of PMOS, NMOS; (F) thermal oxidising or soarce and drain of CMOS, and Aluminium metalization.
Abstract translation: BiCMOS是指具有高速双极和大规模CMOS的组合半导体。 BiCMOS的制造过程包括：（a）在p型衬底上形成的n +区上生长外延层后形成p阱; （b）在氧化膜上沉积氮化物膜，并隔离p +结; （c）通过在CMOS栅极氧化物生长之后注入杂质形成双极晶体管的基极和集电极; （d）在由杂质形成的n +层上沉积氧化物膜后，形成双极晶体管的CMOS栅极和发射极; （e）形成PMOS，NMOS的源极和漏极; （F）CMOS的热氧化或汲取和排水，以及铝金属化。
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公开(公告)号：KR100025800B1
公开(公告)日：1988-08-02
申请号：KR1019850005633
申请日：1985-08-05
Applicant: 한국전자통신연구원
IPC: H01L29/70 , H01L21/308
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公开(公告)号：KR1019980045407A
公开(公告)日：1998-09-15
申请号：KR1019960063589
申请日：1996-12-10
Applicant: 한국전자통신연구원
IPC: H01L21/331
Abstract: 본 발명은 기둥형 바이폴라 트랜지스터 및 그 제조방법에 관한 것으로, 트랜지스터의 콜렉터와 기판 사이의 캐패시터를 최소화시키기 위한 것이다.
이와같은 본 발명은, 기둥형 바이폴라 트랜지스터에서 트랜치 내부에 폴리실리콘을 형성하고, 그 폴리실리콘으로부터 확산되어 제1,2기둥의 아래에 불순물 확산영역을 형성함과 아울러 제2기둥에 불순물이 확산된 싱크를 형성함에 특징이 있다. 따라서 본 발명에서는 이러한 고농도 불순물이 트랜지스터 아래로 확산되는 것을 방지하기 위한 구조를 제시한다.-
公开(公告)号：KR1019970005115B1
公开(公告)日：1997-04-12
申请号：KR1019930012753
申请日：1993-07-07
Applicant: 한국전자통신연구원
IPC: G03F7/00
Abstract: A process for manufacturing a vertical type bipolar DRAM cell having a good integrated feature is disclosed. In the process, P- and a N- silicon area(1-b, 1-a) are formed on a N- type silicon substrate(1-c). Nitriding and oxidizing films(2, 3) are deposited on N- silicon area(1-a) and are dry etched. N- silicon area(1-a) is dry etched. An oxidizing film(5) is grown, and P- silicon area(1-b) is dry etched. A nitriding film(7) is deposited to form N+ silicon area(8) and a field oxidizing film(9). A polysilicon(10) is deposited and polished, and a polysilicon(10') is dry etched. Nitriding and oxidizing film(11,14) are deposited to form a sensitive film pattern(15). Polysilicon(10') is dry etched to form a word line. Oxidizing and polysilicon films(16,17) are deposited, and polysilicon film(17) is polished. Oxidizing films(14,16) are dry etched to a collect self-embedding contact area. A polysilicon film(18) is dry etched, and a plate polysilicon film(22) is deposited to form a bit line.
Abstract translation: 公开了一种具有良好集成特征的垂直型双极性DRAM单元的制造方法。 在该工艺中，在N-型硅衬底（1-c）上形成P-和N-硅区域（1-b，1-a）。 氮化和氧化膜（2,3）沉积在N-硅区域（1-a）上，并被干蚀刻。 N-硅区（1-a）被干蚀刻。 生长氧化膜（5），并干蚀刻P-硅区（1-b）。 沉积氮化膜（7）以形成N +硅区域（8）和场氧化膜（9）。 多晶硅（10）被沉积和抛光，并且多晶硅（10'）被干蚀刻。 沉积氮化和氧化膜（11,14）以形成敏感的膜图案（15）。 将多晶硅（10'）干蚀刻以形成字线。 沉积氧化和多晶硅膜（16,17），并抛光多晶硅膜（17）。 将氧化膜（14,16）干式蚀刻到收集的自嵌入接触区域。 干蚀刻多晶硅膜（18），沉积板状多晶硅膜（22）以形成位线。
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