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公开(公告)号：KR101224102B1
公开(公告)日：2013-01-21
申请号：KR1020090106571
申请日：2009-11-05
Applicant: 한국전자통신연구원
IPC: H03M1/38
CPC classification number: H03M1/0836 , H03M1/168
Abstract: 본 발명에 따른 파이프라인 ADC는 전단 SHA(Sample-and-Hold Amplifier)를 사용하지 않는 구조의 파이프라인 ADC에 관한 것으로, 전단 SHA를 제거함에 따라 발생하는 제1 서브 레인징 ADC에서의 플래시 ADC와 MDAC간의 샘플링 오차를 최소화하기 위하여, 상기 플래시 ADC에 포함된 전처리 증폭기의 지연 시간을 계산하여 상기 플래시 ADC가 상기 MDAC 보다 지연 시간 만큼 지연된 시점에서 아날로그 입력 신호를 샘플링하도록 함으로써, 전단 SHA를 사용하지 않고도 샘플링 오차를 최소화할 수 있는 것을 특징으로 한다. 따라서 본 발명에 따른 파이프라인 ADC는 전단 SHA를 사용하지 않고도 샘플링 오차를 최소화할 수 있으므로 칩 면적 및 전력 소모를 감소시킬 수 있다.
파이프라인, ADC, SHA, 샘플링 오차, 플래시 ADC, MDAC-
公开(公告)号：KR101182402B1
公开(公告)日：2012-09-13
申请号：KR1020080115053
申请日：2008-11-19
Applicant: 한국전자통신연구원
CPC classification number: H03M1/069 , H03M1/0607 , H03M1/468 , H03M1/804
Abstract: 본 발명에 따른 순차 접근 아날로그 디지털 변환기는 비트 수효에 대응하는 비트 커패시터열 및 보정 커패시터열을 포함하는 제1 변환부, 상기 변환부의 출력 전압에 따라 각 커패시터에 대응하는 하이 또는 로우 전압을 출력하는 비교기, 상기 비교기의 하이 또는 로우 출력 중 상기 보정 커패시터의 출력에 따라 상기 비트 커패시터의 출력을 보정하는 보정부를 포함한다. 따라서, LSB와 동일한 크기의 커패시턴스를 가지는 두 개의 비트를 두어 디지털 출력 에러가 발생하였을 경우 이를 보정할 수 있도록 하여 신호 변환기의 동적 동작 영역을 증가시키고, 출력된 신호의 잡음비를 개선된다.
순차 접근 아날로그-디지털 변환, 에러 보정-
公开(公告)号：KR1020120027829A
公开(公告)日：2012-03-22
申请号：KR1020100089624
申请日：2010-09-13
Applicant: 한국전자통신연구원
IPC: H03M1/38
Abstract: PURPOSE: An analog digital converter is provided to secure a fast operating characteristic by performing analog digital conversion by using a sequential access ADC(Analog Digital Converter) and a flash ADC. CONSTITUTION: A flash ADC(110) acts as a sub ADC. The flash ADC acts in response to a flash control signal received from a controller(140). A sequential access ADC(120) acts in response to an input sampling control signal and sequential access control signal received from the controller. A reference voltage generating circuit(130) is electrically connected to the flash ADC and the sequential access ADC. The reference voltage generating circuit is formed to offer a common voltage to the sequential access ADC.
Abstract translation: 目的：提供模拟数字转换器，通过使用顺序存取ADC（模拟数字转换器）和闪存ADC进行模拟数字转换来确保快速工作特性。 构成：闪存ADC（110）充当子ADC。 闪光ADC响应于从控制器（140）接收的闪光控制信号而起作用。 顺序访问ADC（120）响应于从控制器接收的输入采样控制信号和顺序存取控制信号而起作用。 参考电压产生电路（130）电连接到闪存ADC和顺序存取ADC。 基准电压产生电路形成为向顺序存取ADC提供公共电压。
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公开(公告)号：KR1020110104178A
公开(公告)日：2011-09-22
申请号：KR1020100023159
申请日：2010-03-16
Applicant: 한국전자통신연구원
IPC: H03M1/38
CPC classification number: H03M1/0678 , H03M1/0682 , H03M1/468
Abstract: 본 발명의 실시예에 따른 순차 접근 아날로그 디지털 변환기는 보정 캐패시터열과 비트 수효보다 2
n-1 개 적은 수의 비트 캐패시터열을 포함하는 제1 변환부; 상기 제1 변환부와 차동으로 동작하는 제2 변환부; 상기 제1 변환부 및 상기 제2 변환부의 출력 전압에 따라 각 캐패시터에 대한 하이 또는 로우 레벨의 전압을 출력하는 비교기; 상기 비교기의 출력 전압을 수신하여 디지털 신호로 변환하는 SAR 로직부; 및 상기 SAR 로직부에 의해 변환된 디지털 신호를 수신하고, 수신된 디지털 신호 중 상기 보정 캐패시터열에 대한 보정 디지털 신호를 이용하여 상기 비트 캐패시터열에 대한 디지털 신호를 보정하는 보정 로직부를 포함하고, 입력 아날로그 신호의 샘플링 후 상기 제1 변환열과 상기 제2 변환열의 출력을 각각 상기 비교기의 입력단에 연결하여, 상기 비교기의 출력 전압에 따라 MSB에 해당하는 디지털 값을 결정한다.-
公开(公告)号：KR100974882B1
公开(公告)日：2010-08-11
申请号：KR1020070099082
申请日：2007-10-02
Applicant: 한국전자통신연구원
IPC: H03G3/20
CPC classification number: H03F3/45973 , H03F1/02 , H03F3/005 , H03F3/45475 , H03F2203/45136 , H03F2203/45514 , H04N5/335 , H04N5/378
Abstract: 본 발명은 증폭기를 공유하는 이중 CDS/PxGA(Correlated Double Sampling/Pixel Gain Amplifier) 회로에 관한 것으로, 특히 커패시턴스에 기반하여 증폭기의 이득을 조정하는 이중 CDS/PxGA 회로에 관한 것이다. 본 발명에 따른 이중 CDS/PxGA 회로는 제 1 픽셀의 리셋 준위 및 데이터 준위를 샘플링하는 제 1 샘플링부; 제 2 픽셀의 리셋 준위 및 데이터 준위를 샘플링하는 제 2 샘플링부; 및 상기 제 1 샘플링부 및 상기 제 2 샘플링부로부터 샘플링 값을 수신하고 상기 샘플링 값을 이용하여 상기 제 1픽셀의 출력신호 및 상기 제 2 픽셀의 출력신호를 계산하고 증폭하여 출력하는 연산증폭기를 포함하고, 상기 연산증폭기의 이득은 상기 제 1 샘플링부 및 상기 제 2 샘플링부에 포함된 커패시터의 커패시턴스에 기반하여 결정된다. 본 발명은 이중 CDS/PxGA 구조를 사용함으로써 연산증폭기의 속도를 감소시키고, 연산증폭기를 공유하여 전력소모를 줄이며, 커패시터 배열을 사용하여 커패시턴스를 조정함으로써 넓은 범위의 가변 이득을 얻을 수 있다.
CDS/PxGA, 커패시터 배열, 증폭기 공유-
Patent Agency Ranking
公开(公告)号：KR100898914B1
公开(公告)日：2009-05-27
申请号：KR1020070077314
申请日：2007-08-01
Applicant: 한국전자통신연구원
IPC: H03M1/12
CPC classification number: H03M1/1245 , H03M1/002 , H03M1/44
Abstract: 본 발명은 파이프라인 아날로그-디지털 변환기(Pipeline analog to digital converter, 이하 '파이프라인 ADC'라 한다)를 제어하는 방법에 관한 것으로서, 보다 상세하게는 전단 샘플-앤-홀드 증폭기(Front-end sample-and-hold amplifier, 이하 '전단 SHA'라 한다)를 사용하지 않는 파이프라인 ADC에서 발생하는 샘플링 부정합(Sampling mismatch)을 최소화하기 위해 샘플링 시점을 제어하는 방법에 관한 것이다. 본 발명에 따른 파이프라인 아날로그-디지털 변환기 제어 방법은, 제 1 스테이지에 포함된 아날로그-디지털 변환기 및 잔류신호 생성기가 아날로그 입력신호를 동시에 샘플링하여 각각 제 1 샘플링 값 및 제 2 샘플링 값을 생성하는 단계; 상기 잔류신호 생성기가 상기 제 2 샘플링 값을 홀딩하는 동시에 상기 아날로그-디지털 변환기는 상기 제 1 샘플링 값을 증폭하여 대응하는 디지털 코드로 변환하는 단계; 및 상기 잔류신호 생성기가 상기 디지털 코드를 이용하여 잔류신호를 생성하는 단계로 구성된다. 본 발명은 파이프라인 ADC에서 전단 SHA를 제거함에 따라 발생하는 샘플링 부정합을 최소화함으로써, 전단 SHA를 사용하지 않고도 안정적인 성능을 보장할 수 있다. 이로 인해, 본 발명은 전단 SHA를 사용하지 않음으로써 칩 면적 및 전력 소모를 절감하고, 전체 파이프라인 ADC의 성능을 향상시킬 수 있다.
아날로그-디지털 변환기, ADC, MDAC, 샘플링 부정합, SHA-
公开(公告)号：KR1020090034645A
公开(公告)日：2009-04-08
申请号：KR1020070100004
申请日：2007-10-04
Applicant: 한국전자통신연구원
IPC: H03G3/20
CPC classification number: H03F3/005
Abstract: A gain amplifier of a switched capacitor structure is provided to improve an operation speed and performance and to reduce a slewing time by previously resetting an output terminal to an expected output voltage value. An input voltage is applied from the input terminal to a first switch(SW1). A sampling capacitor(Cs) stores an input voltage in a first clock. An N stage amplifier(111,112) amplifies and outputs the input voltage stored in a sampling capacitor in a second clock which is not overlapped with the first clock. A second switch(SW2) and a third switch(SW3) apply the common mode voltage to the N stage amplifier. A feedback capacitor(CF) is connected between an input and an output of the N stage amplifier. One side of an input capacitor is connected to the input terminal. A fourth switch connects the other terminal of the input capacitor between the (N-1)-th amplifier and the N-th amplifier in the first clock. A fifth switch(SW5) connects the (N-1)-th amplifier and the N-th amplifier of the N stage amplifier in the second clock.
Abstract translation: 提供开关电容器结构的增益放大器以通过预先将输出端子复位到期望的输出电压值来提高操作速度和性能并减少回转时间。 输入电压从输入端施加到第一开关（SW1）。 采样电容器（Cs）将输入电压存储在第一时钟中。 N级放大器（111,112）以与第一时钟不重叠的第二时钟放大并输出存储在采样电容器中的输入电压。 第二开关（SW2）和第三开关（SW3）将共模电压施加到N级放大器。 反馈电容器（CF）连接在N级放大器的输入和输出端之间。 输入电容器的一侧连接到输入端子。 第四开关将第（N-1）放大器和第N放大器之间的输入电容器的另一端连接在第一时钟。 第五开关（SW5）在第二时钟连接N级放大器的第N-1放大器和第N放大器。
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公开(公告)号：KR1020070058938A
公开(公告)日：2007-06-11
申请号：KR1020060043737
申请日：2006-05-16
Applicant: 한국전자통신연구원
IPC: H01L21/324 , H01L21/3065
CPC classification number: H01L21/67098 , H01L21/02274 , H01L21/67017
Abstract: A rapid thermal remote plasma apparatus for forming a nitride layer using a hydrogen absorption part is provided to effectively solve problems caused by a decrease of the characteristic of gate insulation layers in performing a nitride layer formation process using NH3 by using a hydrogen absorption apparatus. A reaction gas is supplied by a gas supply line(60). A remote plasma generating part(50) activates the reaction gas supplied through the gas supply line to form remote plasma. The hydrogen radical ions among the radical ions generated from the remote plasma generating part are prevented passing through by a hydrogen absorption part(40). A nitride layer is formed by a rapid thermal process part(10) by using the nitrogen radical ions having passed through the hydrogen absorption part. The hydrogen absorption part can be disposed between the remote plasma generating part and the rapid thermal process part.
Abstract translation: 提供一种使用氢吸收部形成氮化物层的快速热远程等离子体装置，以有效地解决使用氢吸收装置进行使用NH 3的氮化物层形成处理时，栅绝缘层的特性降低引起的问题。 反应气体由气体供给管线（60）供给。 远程等离子体产生部件（50）激活通过气体供应管线供应的反应气体以形成远程等离子体。 从远程等离子体产生部分产生的自由基离子中的氢自由基离子被氢吸收部分（40）阻止通过。 通过使用通过氢吸收部分的氮自由基离子，通过快速热处理部件（10）形成氮化物层。 氢吸收部分可以设置在远程等离子体产生部分和快速热处理部分之间。
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公开(公告)号：KR100592749B1
公开(公告)日：2006-06-26
申请号：KR1020040094283
申请日：2004-11-17
Applicant: 한국전자통신연구원
IPC: H01L21/335
CPC classification number: H01L29/7835 , H01L21/823807 , H01L29/1054 , H01L29/66659
Abstract: 본 발명은 실리콘/실리콘 게르마늄 이종 구조를 가지는 고전압 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 실리콘층, 이완된 실리콘 게르마늄 에피층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판 또는 웰이 형성된 실리콘층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판을 제조한다. 이종접합 구조를 갖는 소자는 전위 우물을 통한 전도 캐리어와 전자 및 홀의 이동도가 증가되어 온 저항이 감소되므로 포화 전류의 크기를 증가시킬 수 있으며, 수직 방향의 전기장의 크기를 감소시킬 수 있어 더욱 높은 항복전압을 유지할 수 있다. 또한, 이종접합을 통한 수직 방향의 전기장이 감소함에 따라 보다 큰 transconductance(Gm) 값을 얻을 수 있으므로 고온 전자 현상이 방지되고 소자의 신뢰성이 향상된다.
이종 구조, 이완층, 에피층, 온 저항, 전기장-
公开(公告)号：KR1020060054991A
公开(公告)日：2006-05-23
申请号：KR1020040094283
申请日：2004-11-17
Applicant: 한국전자통신연구원
IPC: H01L21/335
CPC classification number: H01L29/7835 , H01L21/823807 , H01L29/1054 , H01L29/66659
Abstract: 본 발명은 실리콘/실리콘 게르마늄 이종 구조를 가지는 고전압 전계효과 트랜지스터 및 그 제조 방법에 관한 것으로, 실리콘층, 이완된 실리콘 게르마늄 에피층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판 또는 웰이 형성된 실리콘층, 실리콘 게르마늄 에피층 및 실리콘 에피층이 적층된 기판을 제조한다. 이종접합 구조를 갖는 소자는 전위 우물을 통한 전도 캐리어와 전자 및 홀의 이동도가 증가되어 온 저항이 감소되므로 포화 전류의 크기를 증가시킬 수 있으며, 수직 방향의 전기장의 크기를 감소시킬 수 있어 더욱 높은 항복전압을 유지할 수 있다. 또한, 이종접합을 통한 수직 방향의 전기장이 감소함에 따라 보다 큰 transconductance(Gm) 값을 얻을 수 있으므로 고온 전자 현상이 방지되고 소자의 신뢰성이 향상된다.
이종 구조, 이완층, 에피층, 온 저항, 전기장
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