公开(公告)号：DE102013210839A1

公开(公告)日：2013-12-19

申请号：DE102013210839

申请日：2013-06-11

Applicant: IBM

Inventor： ALEXANDER KHARY J ,  BELMAR BRETON F ,  JACOBI CHRISTIAN ,  PHILLEY RANDALL W ,  SAPORITO ANTHONY ,  SLEGEL TIMOTHY J

IPC: G06F9/52 ,  G06F9/38 ,  G06F9/46

Abstract: Das Verarbeiten von Transaktionen innerhalb einer Datenverarbeitungsumgebung wird durch das Durchführen von Aktionen erleichtert, um die Chancen für das erfolgreiche Ausführen einer Transaktion zu erhöhen. Ein Zähler wird gepflegt, der einen Zählwert dessen bereitstellt, wie oft eine Transaktion abgebrochen wurde. Der Zähler erhöht den Zählwert bei jedem Abbruch der Transaktion und wird auf bei erfolgreichem Ausführen der Transaktion oder einer Unterbrechung, die zu keiner weiteren erneuten Ausführung der Transaktion führt, auf null gesetzt. Wenn der Zählwert einen Schwellenwert erreicht, wird eine Unterbrechung dargeboten, und die Transaktionsausführung ist nicht erfolgreich. Bevor der Zählwert den Schwellenwert erreicht, können jedoch eine Anzahl von Aktionen durchgeführt werden, um die Chancen für ein erfolgreiches Ausführen der Transaktion zu erhöhen. Zu diesen Aktionen gehören Aktionen, die innerhalb des die Transaktion ausführenden Prozessors durchzuführen sind, und/oder Aktionen, die gegen in Konflikt stehende Prozessoren durchzuführen sind.

公开(公告)号：GB2502540A

公开(公告)日：2013-12-04

申请号：GB201209548

申请日：2012-05-30

Applicant: IBM

Inventor： LEHNERT FRANK ,  JACOBI CHRISTIAN ,  GERWIG GUENTER ,  SHUM CHUNG-LUNG K ,  SLEGEL TIMOTHY J

IPC: G06F1/14

Abstract: Method for generating monotonically increasing time-OF-day (TOD) values in a multiprocessor system, comprising: receiving synchronization impulses 532; and refusing an execution of read instruction of a time-of-day value (STCK B) within processor 504 of the system if said execution is requested after a predefined time after a synchronization impulse, and if trigger signal 502a, indicative of new data received by a related memory 202 external to the processor, has been received after the predefined time. The predefined time is the smallest latency for data value transfer between processors. The memory is a shared cache. The synchronisation pulses are received from PLL 530. A time flag is set after the predetermined time is reached while a reject flag is set if time flag is set and the trigger signal is received. TOD execution is rejected if reject flag is set. Said flags are reset upon reception of synchronisation impulses.

公开(公告)号：GB2414841B

公开(公告)日：2006-07-05

申请号：GB0518901

申请日：2004-05-06

Applicant: IBM

Inventor： SLEGEL TIMOTHY J ,  HELLER LISA ,  PFEFFER ERWIN ,  PLAMBECK KENNETH

IPC: G06F12/08 ,  G06F9/30 ,  G06F9/38 ,  G06F12/10

Abstract: A method for invalidating translation table entries and clearing corresponding dynamic address translation (DAT) table entries of a translation lookaside buffer (TLB) associated with a processing unit in a computer system, the computer system comprising one or more address translation tables providing translation information to translate virtual addresses to real addresses, wherein address translation table entry information is maintained in the TLB, the method comprising: a) fetching for execution a multifunction Invalidate DAT Table Entry (IDTE) machine instruction, the IDTE instruction comprising an opcode field identifying said instruction and an information field comprising: 1) a first register field for identifying a first register for indicating an origin and type of an address translation table containing a range of one or more entries to be invalidated, 2) a second register field for identifying a second register for including indices used to select a translation table entry in a type of address translation table indicated by the first register, and an option bit for indicating whether a clear by address space control element (ASCE) operation or an invalidating-and-clearing operation is to be performed, and a range field for identifying a number of additional translation table entries, in the address translation table indicated by the first register, to be invalidated, and 3) a third register field for identifying a third register for indicating an origin and type of address translation table to be used when the clear by address space control element operation is to be performed for only selectively clearing TLB entries; and b) executing the fetched IDTE machine instruction, the executing step comprising: i. determining, from the option bit in the second register, whether a clear by address space control element operation is to be performed; ii. responsive to the option bit indicating that the clear by address space control element operation is to be performed, clearing the TLB, independent of the content of the first register, of those entries in which the address translation table origin of a translation table was used to create the entries in the TLB corresponds to the address translation table origin in the third register; iii. responsive to the option bit indicating that the clear by address space control element operation is not to be performed, invalidating the range of address translation table entries of a translation table identified by the range field, and clearing the TLB entries corresponding to the invalidated entries.

公开(公告)号：ES2893826T3

公开(公告)日：2022-02-10

申请号：ES13761846

申请日：2013-03-01

Applicant: IBM

Inventor： FARRELL MARK S ,  GAINEY JR CHARLES W ,  MITRAN MARCEL ,  SHUM CHUNG-LUNG KEVIN ,  SLEGEL TIMOTHY J ,  SMITH BRIAN LEONARD ,  STOODLEY KEVIN A

IPC: G06F11/36 ,  G06F9/30

Abstract: Un método para habilitar y deshabilitar la ejecución de una facilidad de instrumentación en tiempo de ejecución en un procesador, el método comprende: buscar, mediante un procesador (106), una instrucción para que el procesador la ejecute en un estado con menos privilegios, la instrucción uno de una instrucción de facilidad de instrumentación en tiempo de ejecución desactivada (RIOFF) y una instrucción de facilidad instrumentación de tiempo de ejecución activada (RION); en base a la determinación, por parte del procesador, de que la facilidad de instrumentación en tiempo de ejecución permite ejecutar la instrucción en el estado con menos privilegios y que los controles asociados con la facilidad de instrumentación en tiempo de ejecución son válidos, ejecutar la instrucción, la ejecución comprende cualquiera de los siguientes: deshabilitar la facilidad de instrumentación en tiempo de ejecución basándose en la instrucción sea la instrucción de RIOFF, la deshabilitación incluye actualizar un bit de estado de facilidad de instrumentación en tiempo de ejecución en una palabra de estado de programa (PSW) del procesador para indicar que los datos de instrumentación en tiempo de ejecución no deben ser capturados por el procesador; y habilitar la facilidad de instrumentación en tiempo de ejecución basándose en que la instrucción sea la instrucción de RION, la habilitación incluye actualizar el bit de estado de la facilidad de instrumentación en tiempo de ejecución en la PSW para indicar que los datos de instrumentación en tiempo de ejecución deben ser capturados por el procesador, y caracterizado porque la instrucción es de un subproceso actualmente en ejecución en un entorno multiproceso, y porque la PSW está asociada con el subproceso en ejecución, y un estado de la facilidad de instrumentación en tiempo de ejecución para el subproceso en ejecución se mantiene en la PSW a través de los envíos del subproceso de ejecución.

公开(公告)号：AU2013233830B2

公开(公告)日：2016-06-23

申请号：AU2013233830

申请日：2013-03-01

Applicant: IBM

Inventor： FARRELL MARK S ,  GAINEY JR CHARLES W ,  MITRAN MARCEL ,  SHUM CHUNG-LUNG KEVIN ,  SLEGEL TIMOTHY J ,  SMITH BRIAN LEONARD ,  STOODLEY KEVIN A

IPC: G06F11/34

Abstract: Embodiments of the invention relate to enabling and disabling execution of a run-time instrumentation facility. An instruction for execution by the processor in a lesser privileged state is fetched by the processor. It is determined, by the processor, that the run-time instrumentation facility permits execution of the instruction in the lesser-privileged state and that controls associated with the run-time instrumentation facility are valid. The run-time instrumentation facility is disabled based on the instruction being a run-time instrumentation facility off (RIOFF) instruction. The disabling includes updating a bit in a program status word (PSW) of the processor to indicate that run-time instrumentation data should not be captured by the processor. The run-time instrumentation facility is enabled based on the instruction being a run-time instrumentation facility on (RION) instruction. The enabling includes updating the bit in the PSW to indicate that run-time instrumentation data should be captured by the processor.

公开(公告)号：DE102013210529A1

公开(公告)日：2013-12-19

申请号：DE102013210529

申请日：2013-06-06

Applicant: IBM

Inventor： BONANNO JAMES J ,  MAYER ULRICH ,  SAPORITO ANTHONY ,  SHUM CHUNG-LUNG K ,  SLEGEL TIMOTHY J

IPC: G06F9/38

Abstract: Ausführungsformen betreffen selektives Blockieren von Sprungvorhersage. Ein Aspekt weist ein computerimplementiertes Verfahren zum Durchführen selektiver Sprungvorhersage auf. Das Verfahren weist Erfassen einer Anweisung zum Blockieren von Sprungvorhersage in einem Strom von Anweisungen durch einen Prozessor und Blockieren von Sprungvorhersage an einer vorgegebenen Anzahl von Sprunganweisungen nach der Anweisung zum Blockieren von Sprungvorhersage durch den Prozessor auf der Grundlage des Erfassens der Anweisung zum Blockieren von Sprungvorhersage auf.

公开(公告)号：DE102013209625A1

公开(公告)日：2013-12-05

申请号：DE102013209625

申请日：2013-05-23

Applicant: IBM

Inventor： JACOBI CHRISTIAN ,  SLEGEL TIMOTHY J ,  GERWIG GUENTER ,  SHUM CHUNG-LUNG KEVIN ,  LEHNERT FRANK

IPC: G06F1/12

Abstract: Ein Verfahren zum Erzeugen von monoton ansteigenden Zeitwerten in einem Multiprozessorsystem kann bereitgestellt werden. Das Verfahren kann das Empfangen von Synchronisationsimpulsen durch einen Prozessor des Multiprozessorsystems und das Verweigern einer Ausführung eines Lesebefehls eines TOD-Wertes in einem Prozessor der Prozessoren aufweisen, wenn die Ausführung des Lesebefehls des TOD-Wertes nach einem vorher festgelegten Zeitraum im Anschluss an einen Synchronisationsimpuls der Synchronisationsimpulse angefordert wird und wenn nach dem vorher festgelegten Zeitraum ein Triggersignal empfangen wurde, das anzeigt, dass von einem zugehörigen Speichersystem neue Daten empfangen worden sind, wobei sich das Speichersystem außerhalb des Prozessors befindet.

公开(公告)号：GB2454817A

公开(公告)日：2009-05-20

申请号：GB0822116

申请日：2008-12-04

Applicant: IBM

Inventor： CAMPBELL MICHAEL ,  EASTON JANET R ,  HAGSPIEL NORBERT ,  SLEGEL TIMOTHY J

IPC: G06F9/48

Abstract: Disclosed is a method of interrupt handling in a logically partitioned data processing system. The system has at least two logical partition zones and at least one interrupt handling array, which includes bit values that change in accordance with the change of an interrupt pending status of the data processing system. A change of the interruption pending status is only performed for a logical partition zone having an updated bit value. The interrupt pending status is changed for only one partition at a time. The current interrupt pending status for all the zones may be stored as a vector or array of interrupt states, with one bit per zone. In the cases where a back-to-back writes to the same entry in the array a bypass may be used to bypass the array.

公开(公告)号：GB2414841A

公开(公告)日：2005-12-07

申请号：GB0518901

申请日：2004-05-06

Applicant: IBM

Inventor： SLEGEL TIMOTHY J ,  HELLER LISA ,  PFEFFER ERWIN ,  PLAMBECK KENNETH

IPC: G06F9/30 ,  G06F9/38 ,  G06F12/08 ,  G06F12/10

Abstract: Selected units of storage, such as segments of storage or regions of storage, are invalidated. The invalidation is facilitated by the setting of invalidation indicators located in data structure entries corresponding to the units of storage to be invalidated. Additionally, buffer entries associated with the invalidated units of storage or other chosen units of storage are cleared. An instruction is provided to perform the invalidation and/or clearing. Moreover, buffer entries associated with a particular address space are cleared, without any invalidation. This is also performed by the instruction. The instruction can be implemented in software, hardware, firmware or some combination thereof, or it can be emulated.