公开(公告)号：GB2493057B

公开(公告)日：2015-02-18

申请号：GB201210965

申请日：2012-06-21

Applicant: IBM

Inventor： GERWIG GUENTER ,  LEHNERT FRANK ,  CREMER MICHAEL ,  PROBST PETER ROBERT

IPC: G06F9/38 ,  G06F9/26

公开(公告)号：GB2509376A

公开(公告)日：2014-07-02

申请号：GB201319721

申请日：2013-11-08

Applicant: IBM

Inventor： ENGLER EBERHARD ,  RAMANANDRAY BARINJATO ,  HINRICHS WILLM ,  GERWIG GUENTER

IPC: G06F1/14 ,  G06F1/12

Abstract: Apparatus for managing a synchronised time source comprises a first oscillator 104, a time source controller 110 coupled with the first oscillator and corrected time interval counters 122, 132 coupled with the time source controller. The first oscillator is configured to transmit a raw time interval pulse at regular or near regular intervals. The time source controller is configured to receive an indication the current day or the current time, such as via a NTP interface 102, and to determine that the raw interval pulse should be adjusted based on the indication of time. The time source controller is also configured to generate a steered time interval pulse based, at least partly, on the raw time interval pulse and the indication of time, and distribute the steered time interval pulse to a plurality of hardware components. The time interval counters are configured to host a time value based on the output from the time source controller. The apparatus may further comprise: a second oscillator generating grid oscillator pulses, a steering counter which counts grid oscillator pulses and a steering control register which stores indications relating to the steering of the raw time interval pulse, and a comparison circuit.

公开(公告)号：DE102013209625A1

公开(公告)日：2013-12-05

申请号：DE102013209625

申请日：2013-05-23

Applicant: IBM

Inventor： JACOBI CHRISTIAN ,  SLEGEL TIMOTHY J ,  GERWIG GUENTER ,  SHUM CHUNG-LUNG KEVIN ,  LEHNERT FRANK

IPC: G06F1/12

Abstract: Ein Verfahren zum Erzeugen von monoton ansteigenden Zeitwerten in einem Multiprozessorsystem kann bereitgestellt werden. Das Verfahren kann das Empfangen von Synchronisationsimpulsen durch einen Prozessor des Multiprozessorsystems und das Verweigern einer Ausführung eines Lesebefehls eines TOD-Wertes in einem Prozessor der Prozessoren aufweisen, wenn die Ausführung des Lesebefehls des TOD-Wertes nach einem vorher festgelegten Zeitraum im Anschluss an einen Synchronisationsimpuls der Synchronisationsimpulse angefordert wird und wenn nach dem vorher festgelegten Zeitraum ein Triggersignal empfangen wurde, das anzeigt, dass von einem zugehörigen Speichersystem neue Daten empfangen worden sind, wobei sich das Speichersystem außerhalb des Prozessors befindet.

公开(公告)号：DE102013222471B4

公开(公告)日：2018-08-02

申请号：DE102013222471

申请日：2013-11-06

Applicant: IBM

Inventor： ENGLER EBERHARD ,  GERWIG GUENTER ,  HINRICHS WILLM ,  RAMANANDRAY BARINJATO

IPC: G06F1/04 ,  G06F1/10

Abstract: Eine Vorrichtung, die einen ersten Oszillator, eine mit dem ersten Oszillator verbundene Zeitquellen-Steuereinheit und mit der Zeitquellen-Steuereinheit verbundene korrigierte Zeitintervallzähler aufweist. Der erste Oszillator ist eingerichtet, einen Roh-Zeitintervallimpuls in regelmäßigen oder nahezu regelmäßigen Intervallen zu übertragen. Die Zeitquellen-Steuereinheit ist eingerichtet, eine Zeitangabe zu empfangen, die mindestens eines von aktuellem Tag und aktueller Uhrzeit angibt, und festzustellen, dass der Roh-Zeitintervallimpuls auf der Grundlage der Zeitangabe angepasst werden sollte. Die Zeitquellen-Steuereinheit ist zudem eingerichtet, einen gelenkten Zeitintervallimpuls zumindest teilweise auf der Grundlage des Roh-Zeitintervallimpuls und der Zeitangabe zu erzeugen und den gelenkten Zeitintervallimpuls auf eine Vielzahl von Hardwarekomponenten zu verteilen. Die Zeitintervallzähler sind eingerichtet, einen Zeitwert auf der Grundlage der Ausgabe von der Zeitquellen-Steuereinheit zu beherbergen.

公开(公告)号：DE102012211978A1

公开(公告)日：2013-01-24

申请号：DE102012211978

申请日：2012-07-10

Applicant: IBM

Inventor： CREMER MICHAEL ,  GERWIG GUENTER ,  LEHNERT FRANK ,  PROBST PETER

IPC: G06F9/30

Abstract: Befehle innerhalb eines Prozessors werden durch Empfangen eines Befehls, der ein Steuerregister modifiziert, das sich innerhalb der Wiederherstellungseinheit befindet, an einer Wiederherstellungseinheit des Prozessors verwaltet. Die Wiederherstellungseinheit empfängt einen ersten Satz von mit dem Befehl verbundenen Daten von einem Allgemeinregister. Ein zweiter Satz von mit dem Befehl verbundenen Daten wird durch die Wiederherstellungseinheit aus dem Steuerregister abgerufen. Die Wiederherstellungseinheit führt zumindest eine Binärlogikoperation an dem ersten Satz von Daten und an den zweiten Daten durch.

公开(公告)号：GB2455212A

公开(公告)日：2009-06-03

申请号：GB0823157

申请日：2008-12-19

Applicant: IBM

Inventor： GERWIG GUENTER ,  MAYER ULRICH ,  LEHNERT FRANK ,  SWANEY SCOTT BARNETT ,  WOERNER ALEXANDER ,  KRAUCH ULRICH

IPC: G06F11/10

Abstract: When a central processing unit (CPU) writes processor status to a register file 22, an error correction code is generated 20,21 from the word write selection 12,13, the register file write selection 10, the register file write address 11 and the write data 14,15. The error correction code is stored with the data in the register file. When the data is read back, an error correction code is generated from the word read selection, the register file read selection, the register file read address and the read data. This is compared with the value which was stored when the data was written. Any difference signifies an error. The processor status may be stored in the register file as two separate words with separate error correction codes. In this case, the high and low words are selected using the word write selection and the word read selection.

公开(公告)号：GB2455009A

公开(公告)日：2009-06-03

申请号：GB0822766

申请日：2008-12-15

Applicant: IBM

Inventor： GERWIG GUENTER ,  ENGLER EBERHARD ,  LEHNERT FRANK ,  MAYER ULRICH

IPC: G06F1/14

Abstract: A method for writing data to a time-of-day (TOD) register controlled by clock cycles of a dynamically varying frequency processor comprises having a first stage 14 TOD register 10 generating a carry 242 into the next higher bit value of a second higher stage 12 of said TOD register. When a precalculated maximum value has been reached, the second stage 12 bit value is repeatedly incremented in response to a carry generated by the first stage 14 until an external synchronization 18 pulse toggling the next higher bit adjacent to the highest bit of said second stage, is received. The maximum value is decreased with decreasing clock frequency and the second stage 12 continues to count in a monotonously or uniformly increasing manner, until the synchronization pulse is received. A similar method can be used to calibrating time information based on processor frequency. A TOD register is used as a counter driven by a frequency divider output and the difference in time between two or more carry generation events can be minimised.

公开(公告)号：DE19614480A1

公开(公告)日：1996-11-14

申请号：DE19614480

申请日：1996-04-12

Applicant: IBM

Inventor： GERWIG GUENTER ,  DAO TRONG SON DR ,  GETZLAFF KLAUS ,  HALLER WILHELM

IPC: G06F7/485 ,  G06F7/00 ,  G06F7/50 ,  G06F7/507 ,  G06F7/74

Abstract: The leading-zeros of a sum are determined at approximately the same time as the sum. For that purpose, the partial sums of the individual digit positions are determined in parallel, taking into account any carry digits, and potential zeros and also potential leading-zeros are predetermined based on said partial sums. When the correct value of a partial sum is determined, the potential zeros or leading-zeros are selected and if required evaluated during a subsequent step by comparison with the leading-zeros of the total sum. The leading-zeros may be determined in an adder either in a strictly parallel manner or in parallel by means of the disclosed device that has a hierarchical, iterative structure. The standardised sum may thus be optimally determined in parallel in a short time. This leading-zero determination is preferably used in adders, floating-point processors and/or data processing equipment.

公开(公告)号：DE102013222471A1

公开(公告)日：2014-05-15

申请号：DE102013222471

申请日：2013-11-06

Applicant: IBM

Inventor： GERWIG GUENTER ,  HINRICHS WILLM ,  RAMANANDRAY BARINJATO ,  ENGLER EBERHARD

IPC: G06F1/04 ,  G06F1/10

Abstract: Eine Vorrichtung, die einen ersten Oszillator, eine mit dem ersten Oszillator verbundene Zeitquellen-Steuereinheit und mit der Zeitquellen-Steuereinheit verbundene korrigierte Zeitintervallzähler aufweist. Der erste Oszillator ist eingerichtet, einen Roh-Zeitintervallimpuls in regelmäßigen oder nahezu regelmäßigen Intervallen zu übertragen. Die Zeitquellen-Steuereinheit ist eingerichtet, eine Zeitangabe zu empfangen, die mindestens eines von aktuellem Tag und aktueller Uhrzeit angibt, und festzustellen, dass der Roh-Zeitintervallimpuls auf der Grundlage der Zeitangabe angepasst werden sollte. Die Zeitquellen-Steuereinheit ist zudem eingerichtet, einen gelenkten Zeitintervallimpuls zumindest teilweise auf der Grundlage des Roh-Zeitintervallimpuls und der Zeitangabe zu erzeugen und den gelenkten Zeitintervallimpuls auf eine Vielzahl von Hardwarekomponenten zu verteilen. Die Zeitintervallzähler sind eingerichtet, einen Zeitwert auf der Grundlage der Ausgabe von der Zeitquellen-Steuereinheit zu beherbergen.

公开(公告)号：GB2493057A

公开(公告)日：2013-01-23

申请号：GB201210965

申请日：2012-06-21

Applicant: IBM

Inventor： GERWIG GUENTER ,  LEHNERT FRANK ,  CREMER MICHAEL ,  PROBST PETER ROBERT

IPC: G06F9/38 ,  G06F9/26

Abstract: Instructions within an out of order execution processor are managed by receiving, at a recovery unit of the processor, an instruction that modifies a control register residing within the recovery unit (and thus the state of the processor). The recovery unit receives a first set of data associated with the instruction from a general register. A second set of data associated with the instruction is retrieved from the control register by the recovery unit. The recovery unit performs at least one binary logic operation on the first set of data and the second data. Wherein the data are addresses and tags relating to the received instruction and a currently execution instruction, and the binary logic operation performed is to check if the addresses match, and if they do, then compare the tags. The output of this compare operation can be used to prevent the current instruction from executing, or flush it from the pipeline. Further, the data resulting from performing the binary logic operation can be written to the control register, wherein the write queue is reordered. A shadow register can also be updated by the recovery unit over a common bus to hold a copy of the control register.