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公开(公告)号：AU2002347376A8
公开(公告)日：2003-07-09
申请号：AU2002347376
申请日：2002-12-09
Applicant: IBM
Inventor： VERPLANKEN FABRICE JEAN , CALVIGNAC JEAN LOUIS
Abstract: A system includes a data structure having a Direct Table (DT), Patricia-Trees, Pointers and high speed storage systems such as Contents Address Memory (CAM). The DT has a plurality of entries with each one coupled to a Patricia Tree having multiple nodes coupled to leaves. The number of Nodes, termed a threshold, that can be traversed to obtain information in the leaves is limited to a predetermined value. Once the threshold is reached a pointer indicates the address of the CAM and the address of the leaves is stored in the CAM. By using the structure and method the latency associated with tree search is significantly reduced.
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公开(公告)号：AU2002232002A1
公开(公告)日：2002-09-12
申请号：AU2002232002
申请日：2002-02-20
Applicant: IBM
Inventor： CALVIGNAC JEAN LOUIS , LOGAN JOSEPH FRANKLIN , HEDDES MARCO , VERPLANKEN FABRICE JEAN
IPC: H04L12/861 , H04L29/06
Abstract: A method and system for reducing the number of accesses to memory to obtain the desired field information in frame control blocks. In one embodiment of the present invention, a system comprises a processor configured to process frames of data. The processor may comprise a data flow unit configured to receive and transmit frames of data, where each frame of data may have an associated frame control block. Each frame control block comprises a first and a second control block. The processor may further comprise a first memory coupled to the data flow unit configured to store field information for the first control block. The processor may further comprise a scheduler coupled to the data flow unit where the scheduler is configured to schedule frames of data received by data flow unit. The scheduler may comprise a second memory configured to store field information for the second control block.
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公开(公告)号：ES2237667T3
公开(公告)日：2005-08-01
申请号：ES02712095
申请日：2002-02-20
Applicant: IBM
Inventor： CALVIGNAC JEAN LOUIS , HEDDES MARCO , LOGAN JOSEPH FRANKLIN , VERPLANKEN FABRICE JEAN
IPC: H04L12/861 , H04L29/06 , H04L12/56
Abstract: Un sistema que comprende: - un procesador (100) configurado para tratar cuadros de datos, cuyo procesador comprende: - una unidad (110) de flujo de datos configurada para recibir y transmitir dichos cuadros de datos, y en la que cada uno de dichos cuadros de datos tiene un bloque de control de cuadro asociado, y cada uno de dichos bloques de control de cuadro comprende unos bloques de control primero y segundo; - una primera memoria (210) acoplada a dicha unidad de flujo de datos, cuya primera memoria comprende una primera unidad de control de memoria intermedia de cuadro, y dicha primera unidad de control de memoria intermedia de cuadro almacena información de campo para dicho primer bloque de control de dicho bloque de control de cuadro; y - un planificador de ejecución (130) acoplado a dicha unidad de flujo de datos, cuyo planificador está configurado para planificar cuadros de datos recibidos por dicha unidad de flujo de datos, y en el que dicho planificador comprende una segunda memoria (224), la cual comprende una segunda unidad de control de memoria intermedia de cuadro, y dicha segunda unidad de control de memoria intermedia de cuadro almacena información de campo para dicho segundo bloque de control del citado bloque de control de cuadro.
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公开(公告)号：HK1069046A1
公开(公告)日：2005-05-06
申请号：HK05102297
申请日：2005-03-15
Applicant: IBM
Inventor： ALLEN JAMES JR , BASS BRIAN MITCHELL , CALVIGNAC JEAN LOUIS , GAUR SANTOSH PRASAD , HEDDES MARCO C , SIEGEL MICHAEL STEVEN , VERPLANKEN FABRICE JEAN
IPC: G06F15/16 , G06F15/177 , H04L20060101 , H04J20060101 , H04L12/56 , H04Q20060101 , H04Q3/00 , H04Q3/545
Abstract: A network switch apparatus, components for such an apparatus, and methods of operating such an apparatus in which data flow handling and flexibility is enhanced by the cooperation among a plurality of interface processors and a suite of peripheral elements formed on a semiconductor substrate. The interface processors and peripherals together form a network processor capable of cooperating with other elements including an optional switching fabric device in executing instructions directing the flow of data in a network.
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公开(公告)号：PL355786A1
公开(公告)日：2004-05-17
申请号：PL35578600
申请日：2000-12-21
Applicant: IBM
Inventor： BASS BRIAN MITCHELL , CALVIGNAC JEAN LOUIS , DAVID GORDON TAYLOR , GALLO ANTHONY MATTEO , HEDDES MARCO , JENKINS STEVEN KENNETH , LEAVENS ROSS BOYD , SIEGEL MICHAEL STEVEN , VERPLANKEN FABRICE JEAN
Abstract: A system and method of frame protocol classification and processing in a system for data processing (e.g., switching or routing data packets or frames). The present invention includes analyzing a portion of the frame according to predetermined tests, then storing key characteristics of the packet for use in subsequent processing of the frame. The key characteristics for the frame (or input information unit) include the type of layer 3 protocol used in the frame, the layer 2 encapsulation technique, the starting instruction address, flags indicating whether the frame uses a virtual local area network, and the identity of the data flow to which the frame belongs. Much of the analysis is preferably done using hardware so that it can be completed quickly and in a uniform time period. The stored characteristics of the frame are then used by the network processing complex in its processing of the frame. The processor is preconditioned with a starting instruction address and the location of the beginning of the layer 3 header as well as flags for the type of frame. That is, the instruction address or code entry point is used by the processor to start processing for a frame at the right place, based on the type of frame. Additional instruction addresses can be stacked and used sequentially at branches to avoid additional tests and branching instructions. Additionally, frames comprising a data flow can be processed and forwarded in the same order in which they are received.
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Patent Agency Ranking
公开(公告)号：CZ20021442A3
公开(公告)日：2002-07-17
申请号：CZ20021442
申请日：2000-12-21
Applicant: IBM
Inventor： BASS BRIAN MITCHELL , CALVIGNAC JEAN LOUIS , DAVIS GORDON TAYLOR , GALLO ANTHONY MATTEO , HEDDES MARCO , JENKINS STEVEN KENNETH , LEAVENS ROSS BOYD , SIEGEL MICHAEL STEVEN , VERPLANKEN FABRICE JEAN
Abstract: A system and method of frame protocol classification and processing in a system for data processing (e.g., switching or routing data packets or frames). The present invention includes analyzing a portion of the frame according to predetermined tests, then storing key characteristics of the packet for use in subsequent processing of the frame. The key characteristics for the frame (or input information unit) include the type of layer 3 protocol used in the frame, the layer 2 encapsulation technique, the starting instruction address, flags indicating whether the frame uses a virtual local area network, and the identity of the data flow to which the frame belongs. Much of the analysis is preferably done using hardware so that it can be completed quickly and in a uniform time period. The stored characteristics of the frame are then used by the network processing complex in its processing of the frame. The processor is preconditioned with a starting instruction address and the location of the beginning of the layer 3 header as well as flags for the type of frame. That is, the instruction address or code entry point is used by the processor to start processing for a frame at the right place, based on the type of frame. Additional instruction addresses can be stacked and used sequentially at branches to avoid additional tests and branching instructions. Additionally, frames comprising a data flow can be processed and forwarded in the same order in which they are received.
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27.发明专利
公开(公告)号：AU4430901A
公开(公告)日：2001-10-30
申请号：AU4430901
申请日：2001-03-26
Applicant: IBM
Inventor： CALVIGNAC JEAN LOUIS , HEDDES MARCO , SIEGEL MICHAEL STEVEN , VERPLANKEN FABRICE JEAN
Abstract: A system and method of moving information units from a network processor toward a data transmission network in a prioritized sequence which accommodates several different levels of service. The present invention includes a method and system for scheduling the egress of processed information units (or frames) from a network processing unit according to stored priorities associated with the various sources of the information units. The priorities in the preferred embodiment include a low latency service, a minimum bandwidth, a weighted fair queueing and a system for preventing a user from continuing to exceed his service levels over an extended period. The present invention includes a plurality of calendars with different service rates to allow a user to select the service rate which he desires. If a customer has chosen a high bandwidth for service, the customer will be included in a calendar which is serviced more often than if the customer has chosen a lower bandwidth.
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公开(公告)号：CA2328268A1
公开(公告)日：2001-07-04
申请号：CA2328268
申请日：2000-12-12
Applicant: IBM
Inventor： VERPLANKEN FABRICE JEAN , TROMBLEY MICHAEL RAYMOND , SIEGEL MICHAEL STEVEN , HEDDES MARCO C , CALVIGNAC JEAN LOUIS , BASS BRIAN MITCHELL
IPC: G06F12/00 , G06F5/06 , G06F5/14 , G06F12/02 , G06F12/08 , G06F13/00 , G06F13/14 , G06F13/16 , G06F13/38
Abstract: A bandwidth conserving queue manager for a FIFO buffer is provided, preferab ly on an ASIC chip and preferably including separate DRAM storage that maintains a FI FO queue which can extend beyond the data storage space of the FIFO buffer to provide additiona l data storage space as needed. FIFO buffers are used on the ASIC chip to store and retrieve multipl e queue entries. As long as the total size of the queue does not exceed the storage available in the buffers, no additional data storage is needed. However, when some predetermined amount of the buffe r storage space in the FIFO buffers is exceeded, data are written to and read from the addition al data storage, and preferably in packets which are of optimum size for maintaining peak performance of the data storage device and which are written to the data storage device in such a wa y that they are queued in a first-in, first-out (FIFO) sequence of addresses. Preferably, the data are written to and are read from the DRAM in burst mode.
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公开(公告)号：DE112011104443B4
公开(公告)日：2019-10-02
申请号：DE112011104443
申请日：2011-12-19
Applicant: IBM
Inventor： VERPLANKEN FABRICE JEAN , VERRILLI COLIN , VAIDHYANATHAN NATARAJAN , PHILIPPE DAMON , CHANG CHIH-JEN , CALVIGNAC JEAN , BASSO CLAUDE
Abstract: Verfahren in einem Netzwerkprozessorchip (100), der erste Übertragungsprotokollanschlüsse (200-203) aufweist, wobei jeder Datenpfad-Datenverkehr von Paketen mit einer Mindestgröße M Byte auf N bidirektionalen Lanes (170) bei einer Geschwindigkeit von S GBit/s unterstützt und Datenverkehr mit unterschiedlichen Übertragungsprotokolleinheiten (120, 130) im Netzwerkprozessorchip (100) auf n weiteren bidirektionalen Lanes (190) bei einer Geschwindigkeit von s GBit/s unterstützt, um das Verwenden der ersten Übertragungsprotokollanschlüsse (200-203) für Zugriff auf einen externen Coprozessor (110) durch eine Paket-Parsing-Netzwerklogik (230-233) zu unterstützen, die in jedem der ersten Übertragungsprotokollanschlüsse (200-203) angeordnet ist, die während einer Parsing-Periode bei Empfang eines Pakets mit einer Mindestgröße M Byte eine Anforderung an den externen Coprozessor (110) sendet und eine Antwort vom externen Coprozessor (110) erhält (150), wobei das Verfahren aufweist, dassder Paket-Parser (140; 230-233) eine Anforderung mit einem Wort von maximal m Byte an den Coprozessor (110) auf den n weiteren bidirektionalen Lanes mit einer Geschwindigkeit von s GBit/s sendet und eine Antwort mit einem Wort von maximal m Byte vom externen Coprozessor (110) auf den gleichen weiteren bidirektionalen Lanes mit einer Geschwindigkeit von s GBit/s empfängt, so dass die Formel N x S/M ≤ n x s/m beachtet wird; undvor dem Senden von Datenverkehr auf den n weiteren bidirektionalen Lanes bei einer Geschwindigkeit von s GBit/s, das Multiplexen des Datenverkehrs des Coprozessorzugriffs mit einem Wort von maximal m Byte in einem ersten Übertragungsprotokollanschluss (200-203) und des Datenverkehrs mit einer der unterschiedlichen Übertragungsprotokolleinheiten (120, 130) in dem Netzwerkprozessorchip (100) in einem Zwei-Eingaben-Multiplexer (340, 341, 400-403), wobei der Zwei-Eingaben-Multiplexer (340, 341, 400-403) statisch auf einen der zwei gemultiplexten Datenverkehre konfigurierbar ist.
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公开(公告)号：DE102013208212B4
公开(公告)日：2016-07-14
申请号：DE102013208212
申请日：2013-05-06
Applicant: IBM
Inventor： CALVIGNAC JEAN L , DECUSATIS CASIMIR M , WIND DANIEL , VERPLANKEN FABRICE JEAN
IPC: H04L12/743
Abstract: System, aufweisend: eine Steuereinheit, die einen Computerprozessor enthält; eine Auswählervorrichtung in Datenaustausch mit der Steuereinheit, um durch die Auswählervorrichtung eine Tabelle mit einem höheren Kollisionsqualitätsindex als andere betrachtete Tabellen zu wählen, wobei die Auswählervorrichtung den Kollisionsqualitätsindex für die betrachteten Tabellen auf der Grundlage der Platzierung von Schlüsseln innerhalb der betrachteten Tabellen ermittelt; eine Austauschervorrichtung, um eine Standby-Tabelle zu konfigurieren, welche die durch die Auswählervorrichtung gewählte Tabelle ersetzt, wobei die Ersetzung ohne erneute Umwandlung der Schlüssel in den Tabellen in Hashwerte erfolgt; und einen Switch, der eine Hash-Funktion auf der Grundlage des Ersetzens der gewählten Tabelle durch die Austauschervorrichtung ändert, um die Steuereinheit in die Lage zu versetzen, mindestens eines von Einfügungszeiten und Kollisionen zu verringern, wenn eine Verbindung mit neuen der Steuereinheit vorgestellten Komponenten hergestellt wird, wobei die Austauschervorrichtung den Kollisionsqualitätsindex durch Ersetzen der gewählten Tabelle senkt, eine Messeinheit zur Messung der Schlüsselverteilung in den Tabellen, wobei für jedes Bit oder Byte der Schlüssel ein entsprechender Zähler sowie zusätzlich ein globaler Zähler vorgesehen sind, wobei die Messeinheit bei Einfügen eines Schlüssels diejenigen Zähler um „1” erhöht, welche eine „1” für das entsprechende Bit oder Byte des eingefügten Schlüssels besitzen sowie den globalen Zähler um „1” erhöht, wobei die Messeinheit bei Entfernen eines Schlüssels diejenigen Zähler um „1” verringert, welche eine „1” für das entsprechende Bit oder Byte des entfernten Schlüssels besitzen, sowie den globalen Zähler um „1” verringert, wobei das System dazu ausgebildet ist, ein Umschaltverhältnis für jedes Bit oder Byte der Schlüssel der Standby-Tabelle anhand der Zähler zu berechnen und die Bits vom weniger umschaltenden Bit zum am meisten umschaltenden Bit neu zu ordnen um eine neu konfigurierte XOR-Matrix bereitzustellen, ...
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