公开(公告)号：WO2006115894A2

公开(公告)日：2006-11-02

申请号：PCT/US2006014516

申请日：2006-04-18

Applicant: IBM ,  CARTIER EDUARD A ,  COPEL MATTHEW W ,  DORIS BRUCE B ,  JAMMY RAJARAO ,  KIM YOUNG-HEE ,  LINDER BARRY P ,  NARAYANAN VIJAY ,  PARUCHURI VAMSI K ,  WONG KEITH KWONG HON

Inventor： CARTIER EDUARD A ,  COPEL MATTHEW W ,  DORIS BRUCE B ,  JAMMY RAJARAO ,  KIM YOUNG-HEE ,  LINDER BARRY P ,  NARAYANAN VIJAY ,  PARUCHURI VAMSI K ,  WONG KEITH KWONG HON

IPC: H01L29/76

CPC classification number: H01L21/823842

Abstract: The present invention is directed to CMOS structures that include at least one nMOS device located on one region of a semiconductor substrate; and at least one pMOS device located on another region of the semiconductor substrate. In accordance with the present invention, the at least one nMOS device includes a gate stack comprising a gate dielectric, a low workfunction elemental metal having a workfunction of less than 4.2 eV, an in-situ metallic capping layer, and a polysilicon encapsulation layer and the at least one pMOS includes a gate stack comprising a gate dielectric, a high workfunction elemental metal having a workfunction of greater than 4.9 eV, a metallic capping layer, and a polysilicon encapsulation layer. The present invention also provides methods of fabricating such a CMOS structure.

Abstract translation: 本发明涉及包括位于半导体衬底的一个区域上的至少一个nMOS器件的CMOS结构; 以及位于半导体衬底的另一区域上的至少一个pMOS器件。 根据本发明，所述至少一个nMOS器件包括栅极堆叠，其包括栅极电介质，功函数小于4.2eV的低功函数元素金属，原位金属覆盖层和多晶硅封装层，以及 所述至少一个pMOS包括包括栅极电介质的栅极堆叠，具有大于4.9eV的功函数的高功函数元素金属，金属覆盖层和多晶硅封装层。 本发明还提供了制造这种CMOS结构的方法。

公开(公告)号：WO2007040679A3

公开(公告)日：2009-04-30

申请号：PCT/US2006023964

申请日：2006-06-20

Applicant: IBM ,  WONG KEITH KWONG HON ,  PURTELL ROBERT JOSEPH

Inventor： WONG KEITH KWONG HON ,  PURTELL ROBERT JOSEPH

IPC: H01L21/4763

CPC classification number: H01L21/28518 ,  C23C14/16 ,  C23C14/32 ,  C23C14/345 ,  H01L21/28052 ,  H01L21/2855 ,  H01L29/66507 ,  H01L29/78

Abstract: A method and apparatus are provided in which non-directional and directional metal (e.g. Ni) deposition steps are performed in the same process chamber. A first plasma is formed for removing material from a target; a secondary plasma for increasing ion density in the material is formed in the interior of an annular electrode (e.g. a Ni ring) connected to an RF generator. Material is deposited non-directionally on the substrate in the absence of the secondary plasma and electrical biasing of the substrate, and deposited directionally when the secondary plasma is present and the substrate is electrically biased. Nickel silicide formed from the deposited metal has a lower gate polysilicon sheet resistance and may have a lower density of pipe defects than NiSi formed from metal deposited in a solely directional process, and has a lower source/drain contact resistance than NiSi formed from metal deposited in a solely non-directional process.

Abstract translation: 提供了一种方法和装置，其中在相同的处理室中执行非定向和定向金属（例如Ni）沉积步骤。 形成第一等离子体以从靶中去除材料; 在连接到RF发生器的环形电极（例如Ni环）的内部形成用于增加材料中的离子密度的二次等离子体。 在不存在基板的二次等离子体和电偏置的情况下，材料被非定向地沉积在基板上，并且当存在二次等离子体并且基板被电偏置时定向沉积材料。 由沉积金属形成的硅化镍具有较低的栅极多晶硅薄层电阻，并且可能具有比仅在单向定向工艺中沉积的金属形成的NiSi更低的管缺陷密度，并且具有比由金属沉积形成的NiSi更低的源/漏接触电阻 在一个单一的无方向的过程。

公开(公告)号：WO2008045989A3

公开(公告)日：2008-09-12

申请号：PCT/US2007081046

申请日：2007-10-11

Applicant: IBM ,  YANG CHIH-CHAO ,  YANG HAINING S ,  WONG KEITH KWONG HON ,  FAROOQ MUKTA G

Inventor： YANG CHIH-CHAO ,  YANG HAINING S ,  WONG KEITH KWONG HON ,  FAROOQ MUKTA G

IPC: H01L21/469

CPC classification number: H01L23/53238 ,  H01L21/76834 ,  H01L21/76843 ,  H01L21/76883 ,  H01L21/76885 ,  H01L23/53223 ,  H01L23/53266 ,  H01L2924/0002 ,  H01L2924/00

Abstract: The present invention provides a semiconductor interconnect structure with improved mechanical strength at the interface of the capping layer (61), the underlying dielectric layer (12) and the diffusion barrier (31). The interconnect structure has a portion (41) of the diffusion barrier material (31) embedded in the capping material (61). The barrier (31) can be either partially or fully embedded in the capping layer (61).

Abstract translation: 本发明提供一种半导体互连结构，其在封盖层（61），下面的介电层（12）和扩散阻挡层（31）的界面处具有改进的机械强度。 互连结构具有嵌入封盖材料（61）中的扩散阻挡材料（31）的一部分（41）。 阻挡层（31）可以部分地或完全嵌入封盖层（61）中。

公开(公告)号：WO2007016047A3

公开(公告)日：2008-01-03

申请号：PCT/US2006028718

申请日：2006-07-24

Applicant: IBM ,  GAIDIS MICHAEL C ,  RADENS CARL ,  CLEVENGER LAWRENCE A ,  DALTON TIMOTHY J ,  HSU LOUIS L C ,  WONG KEITH KWONG HON ,  YANG CHIH-CHAO

Inventor： GAIDIS MICHAEL C ,  RADENS CARL ,  CLEVENGER LAWRENCE A ,  DALTON TIMOTHY J ,  HSU LOUIS L C ,  WONG KEITH KWONG HON ,  YANG CHIH-CHAO

IPC: H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113 ,  H01L31/119

CPC classification number: B82Y10/00 ,  H01L27/222 ,  H01L43/12

Abstract: A magnetic random access memory (MRAM) device includes a magnetic tunnel junction (MTJ) stack formed over a lower wiring level, a hardmask formed on the MTJ stack, and an upper wiring level formed over the hardmask. The upper wiring level includes a slot via bitline formed therein, the slot via bitline in contact with the hardmask and in contact with an etch stop layer partially surrounding sidewalls of the hardmask.

Abstract translation: 磁性随机存取存储器（MRAM）器件包括形成在下布线层上的磁隧道结（MTJ）堆叠，形成在MTJ堆叠上的硬掩模和形成在硬掩模上的上布线层。 上布线层包括经由位于其中的位线的槽，槽经由与硬掩模接触的位线并与部分地围绕硬掩模的侧壁的蚀刻停止层接触。

公开(公告)号：WO2004027834A2

公开(公告)日：2004-04-01

申请号：PCT/US0329942

申请日：2003-09-23

Applicant: IBM ,  INFINEON TECHNOLOGIES CORP

Inventor： NING XIAN J ,  WONG KEITH KWONG HON

IPC: H01L21/02 ,  H01L21/316 ,  H01L21/768 ,  H01L

CPC classification number: H01L23/5223 ,  H01L21/31604 ,  H01L21/76807 ,  H01L28/55 ,  H01L28/60 ,  H01L28/86 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A metal-insulator-metal (MIM) capacitor (242/252) structure and method of forming the same. A dielectric layer (214) of a semiconductor device (200) is patterned with a dual damascene pattern having a first pattern (216) and a second pattern (218). The second pattern (218) has a greater depth than the first pattern (216). A conductive layer (226) is formed over the dielectric layer (214) in the first pattern, and a conductive layer is formed over the conductive layer in the first pattern (216). A dielectric layer (232), conductive layer (234), dielectric layer (236) and conductive layer (238) are disposed over the conductive layer (226) of the second pattern (218). Conductive layer (234), dielectric layer (232) and conductive layer (226) form a first MIM capacitor (252). Conductive layer (238), dielectric layer (236) and conductive layer (234) form a second MIM capacitor (242) parallel to the first MIM capacitor (242).

Abstract translation: 一种金属 - 绝缘体 - 金属（MIM）电容器（242/252）结构及其形成方法。 半导体器件（200）的电介质层（214）用具有第一图案（216）和第二图案（218）的双镶嵌图案图案化。 第二图案（218）具有比第一图案（216）更大的深度。 导电层（226）以第一图案形成在介电层（214）上，并且导电层形成在第一图案（216）中的导电层上方。 介电层（232），导电层（234），介电层（236）和导电层（238）设置在第二图案（218）的导电层（226）上方。 导电层（234），介电层（232）和导电层（226）形成第一MIM电容器（252）。 导电层（238），介电层（236）和导电层（234）形成平行于第一MIM电容器（242）的第二MIM电容器（242）。

公开(公告)号：DE112012001732B4

公开(公告)日：2016-01-07

申请号：DE112012001732

申请日：2012-05-18

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON ,  YUAN JUN

IPC: H01L21/336 ,  H01L21/28 ,  H01L27/108 ,  H01L29/78 ,  H01L51/05

Abstract: Verfahren zur Fertigung von Feldeffekttransistoren, das aufweist: Ausbilden einer vergrabenen Gate-Elektrode in einem dielektrischen Substrat; Strukturieren eines Stapels, der eine Schicht mit hoher Dielektrizitätskonstante, eine Schicht auf der Grundlage von Kohlenstoff und eine Schutzschicht über der vergrabenen Gate-Elektrode aufweist; Öffnen einer dielektrischen Isolationsschicht, die über dem Stapel ausgebildet wird, um Vertiefungen in Bereichen angrenzend an den Stapel zu definieren; Ätzen der Vertiefungen, um Hohlräume auszubilden und einen Abschnitt der Schicht mit hoher Dielektrizitätskonstante zu entfernen, um die Schicht auf der Grundlage von Kohlenstoff auf gegenüberliegenden Seiten der vergrabenen Gate-Elektrode freizulegen; und Abscheiden eines leitfähigen Materials in den Hohlräumen, um selbstausgerichtete Source- und Drain-Bereiche auszubilden.

公开(公告)号：GB2497046B

公开(公告)日：2014-12-24

申请号：GB201304474

申请日：2011-08-18

Applicant: IBM

Inventor： WONG KEITH KWONG HON ,  GUO DECHAO

IPC: H01L21/8238 ,  H01L21/02 ,  H01L21/04 ,  H01L21/28 ,  H01L21/336 ,  H01L29/49

公开(公告)号：DE112011100788B4

公开(公告)日：2014-05-15

申请号：DE112011100788

申请日：2011-02-24

Applicant: IBM

Inventor： SIMON ANDREW H ,  KWON UNOH ,  LI ZHENGWEN ,  WONG KEITH KWONG HON ,  PAPADATOS FILIPPOS ,  CHUDZIK MICHAEL P

IPC: H01L21/8238 ,  H01L21/283 ,  H01L27/092

Abstract: Verfahren zum Bilden eines Halbleiterbauelements, aufweisend: Bilden eines ersten Opferstapels (15) und eines zweiten Opferstapels (20) auf einem Halbleitersubstrat (5), wobei der erste Opferstapel und der zweite Opferstapel jeweils eine Gate-Dielektrikumschicht (10) aufweisen, wobei sich der erste Opferstapel in einem ersten Bauelementbereich (6) des Halbleitersubstrats zwischen einem Source-Bereich des n-Typs und einem Drain-Bereich des n-Typs befindet, und sich der zweite Opferstapel in einem zweiten Bauelementbereich (7) des Halbleitersubstrats zwischen einem Source-Bereich des p-Typs und einem Drain-Bereich des p-Typs befindet; Bilden eines Zwischenebenendielektrikums (30), das eine obere Oberfläche aufweist, die mit einer oberen Oberfläche des ersten Opferstapels und des zweiten Opferstapels koplanar ist; Entfernen eines Teils des ersten Opferstapels und des zweiten Opferstapels, um die Gate-Dielektrikumschicht (10) freizulegen; Bilden einer Austrittsarbeitsmetallschicht (25) des p-Typs auf der Gate-Dielektrikumschicht; Bilden eines Durchkontakts (23) zu jeweils dem Source-Bereich (21) des n-Typs, dem Drain-Bereich (22) des n-Typs, dem Source-Bereich des p-Typs und dem Drain-Bereich des p-Typs; Entfernen der Austrittsarbeitsmetallschicht des p-Typs von dem ersten Bauelementbereich, wobei die Austrittsarbeitsmetallschicht des p-Typs in dem zweiten Bauelementbereich bleibt; ...

公开(公告)号：DE112011100421B4

公开(公告)日：2013-09-05

申请号：DE112011100421

申请日：2011-03-15

Applicant: IBM

Inventor： GUO DECHAO ,  HAENSCH WILFRIED E ,  WANG XINHUI ,  WONG KEITH KWONG HON

IPC: H01L21/336 ,  H01L21/283 ,  H01L29/78

Abstract: Verfahren zum Bilden eines Feldeffekttransistors, welches das Folgende umfasst: Bilden eines Gate-Stapels auf einem Substrat, wobei der Gate-Stapel eine dielektrische Schicht, welche auf dem Substrat angeordnet ist, eine Metallschicht, welche auf der dielektrischen Schicht angeordnet ist, eine Siliciumschicht, welche auf der dielektrischen Schicht angeordnet ist, und eine Hartmaskenschicht umfasst, welche auf der Siliciumschicht angeordnet ist; Bilden eines Abstandhalters auf dem Substrat in Nachbarschaft zu gegenüber liegenden Seiten des Gate-Stapels; Bilden einer Silicid-Source-Zone auf dem Substrat in Nachbarschaft zu dem Abstandhalter auf einer ersten Seite des Gate-Stapels; Bilden einer Silicid-Drain-Zone auf dem Substrat in Nachbarschaft zu dem Abstandhalter auf einer zweiten Seite des Gate-Stapels; epitaxiales Anwachsenlassen von Silicium auf der frei liegenden Silicid-Source-Zone und der frei liegenden Silicid-Drain-Zone; Bilden einer Deckschicht auf der Hartmaskenschicht des Gate-Stapels und den Abstandhaltern und auf dem epitaxial angewachsenen Silicium; Entfernen eines Teils der Deckschicht und des epitaxial angewachsenen Siliciums, bevor ein Teil der Deckschicht entfernt wird, um einen Teil der Hartmaskenschicht frei zu legen; Entfernen eines Teils der Deckschicht, um einen Teil der Hartmaskenschicht frei zu legen; Entfernen der frei liegenden Teile der Hartmaskenschicht, um die Siliciumschicht des Gate-Stapels frei zu legen; Entfernen frei liegenden Siliciums, um einen Teilder Metallschicht des Gate-Stapels, die Silicid-Source-Zone und die Silicid-Drain-Zone frei zu legen; und Aufbringen eines leitfähigen Materials auf die frei liegende Metallschicht des Gate-Stapels, die frei liegende Silicid-Source-Zone und die frei liegende Silicid-Drain-Zone.

公开(公告)号：DE112012003020B4

公开(公告)日：2020-12-24

申请号：DE112012003020

申请日：2012-03-06

Applicant: IBM

Inventor： YUAN JUN ,  GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON

IPC: H01L21/336 ,  H01L21/8238 ,  H01L27/092

Abstract: Verfahren zum Ausbilden einer Halbleiterstruktur, das aufweist:Ausbilden eines Gate-Hohlraums (25A, 25B), der seitlich von einer dielektrischen Planarisierungsschicht (60) umgeben ist, auf einem Halbleitersubstrat (8), wobei eine obere Fläche des Halbleitersubstrats (8) an einem Boden des Gate-Hohlraums (60) freigelegt ist;Ausbilden einer Gate-Dielektrikumschicht (31A, 31B) in dem Gate-Hohlraum (60);Ausbilden zumindest eines planaren Austrittsarbeits-Materialabschnitts, der eine oberste Fläche aufweist, die gegenüber einer obersten Fläche der dielektrischen Planarisierungsschicht (60) auf der Gate-Dielektrikumschicht (32L, 31A, 31B) in dem Gate-Hohlraum (60) vertieft ist;wobei jeder des zumindest einen planaren Austrittsarbeits-Materialabschnittes (34, 36A; 36B) durch anisotrope Abscheidung der Austrittsarbeits-Materialschicht (34L, 36L) ausgebildet ist,wobei die vertikalen Abschnitte der Austrittsarbeits-Materialschicht eine Dicke aufweisen, die zumindest das Dreifache einer Dicke der vertikalen Abschnitte der Austrittsarbeits-Materialschicht beträgt,wobei die vertikalen Abschnitte der Austrittsarbeits-Materialschicht und obere Abschnitte von horizontalen Abschnitten der Austrittsarbeits-Materialschicht durch eine isotrope Ätzung entfernt werden,undFüllen des Gate-Hohlraums (60) mit einer Metallschicht (38L, 40L), die mit dem zumindest einen planaren Austrittsarbeits-Materialabschnitt (34, 36A; 36B) in Kontakt steht.