公开(公告)号：JP2004104105A

公开(公告)日：2004-04-02

申请号：JP2003287201

申请日：2003-08-05

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： DENNARD ROBERT H ,  HAENSCH WILFRIED E ,  HANAFI HUSSEIN I

IPC: H01L21/28 ,  H01L21/02 ,  H01L21/336 ,  H01L21/762 ,  H01L27/12 ,  H01L29/45 ,  H01L29/786

CPC classification number: H01L29/66772 ,  H01L21/76264 ,  H01L21/76267 ,  H01L21/76283 ,  H01L29/41783 ,  H01L29/458 ,  H01L29/78648

Abstract: PROBLEM TO BE SOLVED: To provide a method of forming an SOI MOSFET device.
SOLUTION: The SOI MOSFET device has a polysilicon back gate 26 for controlling a threshold voltage of a polysilicon-containing front gate 50. The back gate 26 functions as a dynamic threshold voltage control system in the SOI MOSFET device. This is because the back gate 26 is suitable for use in a circuit/system active period and in a circuit/system idle period.
COPYRIGHT: (C)2004,JPO

公开(公告)号：DE112011100421T5

公开(公告)日：2012-11-22

申请号：DE112011100421

申请日：2011-03-15

Applicant: IBM

Inventor： GUO DECHAO ,  HAENSCH WILFRIED E ,  WANG XINHUI ,  WONG KEITH KWONG HON

IPC: H01L29/78 ,  H01L23/48

Abstract: Ein Verfahren zum Bilden eines Feldeffekttransistors umfasst das Bilden eines Gate-Stapels, eines Abstandhalters in Nachbarschaft zu gegenüber liegenden Seiten des Gate-Stapels, einer Silicid-Source-Zone und einer Silicid-Drain-Zone auf gegenüberliegenden Seiten des Abstandhalters, das epitaxiale Anwachsenlassen von Silicium auf der Source-Zone und der Drain-Zone; das Bilden einer Deckschicht auf dem Gate-Stapel und dem Abstandhalter, das Entfernen eines Teils der Deckschicht, um einen Teil der Hartmaskenschicht frei zu legen, das Entfernen der frei liegenden Teile der Hartmaskenschicht, um eine Siliciumschicht des Gate-Stapels frei zu legen, das Entfernen frei liegenden Siliciums, um einen Teil einer Metallschicht des Gate-Stapels, die Source-Zone und die Drain-Zone frei zu legen; und das Aufbringen eines leitfähigen Materials auf die Metallschicht des Gate-Stapels, die Silicid-Source-Zone und die Silicid-Drain-Zone.

公开(公告)号：DE112012001220B4

公开(公告)日：2016-12-22

申请号：DE112012001220

申请日：2012-01-16

Applicant: IBM

Inventor： KHAKIFIROOZ ALI ,  HAENSCH WILFRIED E ,  HARAN BALASUBRAMANIAN S ,  CHENG KANGGUO ,  DORIS BRUCE B ,  KULKARNI PRANITA

IPC: H01L21/28 ,  H01L21/336 ,  H01L21/8244 ,  H01L27/11 ,  H01L29/78

Abstract: Halbleiterstruktur, die eine Vielzahl von parallelen, ein leitfähiges Material beinhaltenden Strukturen aufweist, die parallele Seitenwände aufweisen und sich auf einem Halbleitersubstrat 8 befinden und ein konstantes Rastermaß in einer horizontalen Richtung senkrecht zu den parallelen Seitenwänden aufweisen, wobei: eine der Vielzahl von parallelen, ein leitfähiges Material beinhaltenden Strukturen (76, 80, 36, 38, 73) ein U-förmiges Gate-Dielektrikum 80 und einen metallischen Gate-Leiter-Elektroden-Anteil 76 beinhaltet, der ein metallisches Material aufweist; und eine weitere der Vielzahl von parallelen, ein leitfähiges Material beinhaltenden Strukturen eine Kontakt-Durchkontakt-Struktur 73 beinhaltet, die das metallische Material aufweist und mit einem von einem Source-Bereich und einem Drain-Bereich 34 eines Transistors leitfähig verbunden ist, der sich auf dem Halbleitersubstrat befindet; und ein Abstand zwischen einer Außenwand des U-förmigen Gate-Dielektrikums und einer Seitenwand der Kontakt-Durchkontakt-Struktur gleich dem konstanten Rastermaß ist.

公开(公告)号：DE112012001855T5

公开(公告)日：2014-01-30

申请号：DE112012001855

申请日：2012-04-15

Applicant: IBM

Inventor： CAI JIN ,  DENNARD ROBERT H ,  HAENSCH WILFRIED E ,  NING TAK H

IPC: H01L29/735 ,  H01L21/331 ,  H01L27/12

Abstract: Eine beispielhafte Ausführungsform ist eine komplementäre Transistor-Inverterschaltung. Die Schaltung umfasst ein Halbleiter-auf-Isolator(SOI)-Substrat, einen lateralen bipolaren PNP-Transistor, der auf dem SOI-Substrat hergestellt ist, und einen lateralen bipolaren NPN-Transistor, der auf dem SOI-Substrat hergestellt ist. Der laterale bipolare PNP-Transistor umfasst eine PNP-Basis, einen PNP-Emitter und einen PNP-Kollektor. Der laterale bipolare NPN-Transistor umfasst eine NPN-Basis, einen NPN-Emitter und einen NPN-Kollektor. Die PNP-Basis, der PNP-Emitter, der PNP-Kollektor, die NPN-Basis, der NPN-Emitter und der NPN-Kollektor stoßen an den vergrabenen Isolator des SOI-Substrats.

公开(公告)号：DE112012001220T5

公开(公告)日：2014-06-26

申请号：DE112012001220

申请日：2012-01-16

Applicant: IBM

Inventor： KHAKIFIROOZ ALI ,  HAENSCH WILFRIED E ,  HARAN BALASUBRAMANIAN S ,  CHENG KANGGUO ,  DORIS BRUCE B ,  KULKARNI PRANITA

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

Abstract: Eine übliche Schnittmaske wird eingesetzt, um ein Gate-Muster und ein lokales Zwischenverbindungsmuster derart zu definieren, dass lokale Zwischenverbindungsstrukturen und Gate-Strukturen mit einer Überlagerungsabweichung von Null relativ zueinander gebildet werden. Eine lokale Zwischenverbindungsstruktur kann in einer ersten horizontalen Richtung von einer Gate-Struktur lateral beabstandet sein und mit einer anderen Gate-Struktur in einer zweiten horizontalen Richtung in Kontakt sein, die sich von der ersten horizontalen Richtung unterscheidet. Des Weiteren kann eine Gate-Struktur so gebildet werden, dass sie kollinear mit einer lokalen Zwischenverbindungsstruktur ist, die an die Gate-Struktur angrenzt. Die lokalen Zwischenverbindungsstrukturen und die Gate-Strukturen werden mittels eines üblichen Damascene-Prozessschritts derart gebildet, dass die Oberseiten der Gate-Strukturen und der lokalen Zwischenverbindungsstrukturen koplanar zueinander sind.

公开(公告)号：GB2492514A

公开(公告)日：2013-01-02

申请号：GB201219007

申请日：2011-03-15

Applicant: IBM

Inventor： GUO DECHAO ,  HAENSCH WILFRIED E ,  WANG XINHUI ,  WONG KEITH KWONG HON

IPC: H01L29/78

Abstract: A method for forming a field effect transistor includes forming a gate stack, a spacer adjacent to opposing sides of the gate stack, a silicide source region and a silicide drain region on opposing sides of the spacer, epitaxially growing silicon on the source region and the drain region; forming a liner layer on the gate stack and the spacer, removing a portion of the liner layer to expose a portion of the hardmask layer, removing the exposed portions of the hardmask layer to expose a silicon layer of the gate stack, removing exposed silicon to expose a portion of a metal layer of the gate stack, the source region, and the drain region; and depositing a conductive material on the metal layer of the gate stack, the silicide source region, and the silicide drain region.

公开(公告)号：DE112011100421B4

公开(公告)日：2013-09-05

申请号：DE112011100421

申请日：2011-03-15

Applicant: IBM

Inventor： GUO DECHAO ,  HAENSCH WILFRIED E ,  WANG XINHUI ,  WONG KEITH KWONG HON

IPC: H01L21/336 ,  H01L21/283 ,  H01L29/78

Abstract: Verfahren zum Bilden eines Feldeffekttransistors, welches das Folgende umfasst: Bilden eines Gate-Stapels auf einem Substrat, wobei der Gate-Stapel eine dielektrische Schicht, welche auf dem Substrat angeordnet ist, eine Metallschicht, welche auf der dielektrischen Schicht angeordnet ist, eine Siliciumschicht, welche auf der dielektrischen Schicht angeordnet ist, und eine Hartmaskenschicht umfasst, welche auf der Siliciumschicht angeordnet ist; Bilden eines Abstandhalters auf dem Substrat in Nachbarschaft zu gegenüber liegenden Seiten des Gate-Stapels; Bilden einer Silicid-Source-Zone auf dem Substrat in Nachbarschaft zu dem Abstandhalter auf einer ersten Seite des Gate-Stapels; Bilden einer Silicid-Drain-Zone auf dem Substrat in Nachbarschaft zu dem Abstandhalter auf einer zweiten Seite des Gate-Stapels; epitaxiales Anwachsenlassen von Silicium auf der frei liegenden Silicid-Source-Zone und der frei liegenden Silicid-Drain-Zone; Bilden einer Deckschicht auf der Hartmaskenschicht des Gate-Stapels und den Abstandhaltern und auf dem epitaxial angewachsenen Silicium; Entfernen eines Teils der Deckschicht und des epitaxial angewachsenen Siliciums, bevor ein Teil der Deckschicht entfernt wird, um einen Teil der Hartmaskenschicht frei zu legen; Entfernen eines Teils der Deckschicht, um einen Teil der Hartmaskenschicht frei zu legen; Entfernen der frei liegenden Teile der Hartmaskenschicht, um die Siliciumschicht des Gate-Stapels frei zu legen; Entfernen frei liegenden Siliciums, um einen Teilder Metallschicht des Gate-Stapels, die Silicid-Source-Zone und die Silicid-Drain-Zone frei zu legen; und Aufbringen eines leitfähigen Materials auf die frei liegende Metallschicht des Gate-Stapels, die frei liegende Silicid-Source-Zone und die frei liegende Silicid-Drain-Zone.

公开(公告)号：DE112011103788T5

公开(公告)日：2013-08-22

申请号：DE112011103788

申请日：2011-12-21

Applicant: IBM

Inventor： KULKARNI PRANITA ,  YAMASHITA TENKO ,  HAENSCH WILFRIED E

IPC: H01L27/08 ,  H01L21/336 ,  H01L21/822

Abstract: Eine Struktur weist eine erste und wenigstens eine zweite Rippenstruktur auf, die gebildet werden. Jede der ersten und der wenigstens zweiten Rippenstruktur weist einen vertikal orientierten Halbleiterkörper auf. Der vertikal orientierte Halbleiterkörper besteht aus vertikalen Oberflächen. Ein dotierter Bereich in jeder der ersten und der wenigstens zweiten Rippenstruktur besteht aus einer Konzentration von Dotierstoffionen, die in dem Halbleiterkörper vorhanden ist, um einen ersten Widerstand und wenigstens einen zweiten Widerstand zu bilden, und ein Paar von zusammengeschlossenen Rippen ist auf äußeren Teilbereichen der dotierten Bereiche der ersten und der wenigstens zweiten Rippenstruktur ausgebildet. Das Paar von zusammengeschlossenen Rippen ist derart elektrisch angeschlossen, dass der erste und der wenigstens zweite Widerstand parallel elektrisch miteinander verbunden sind.