公开(公告)号：DE112010003344T5

公开(公告)日：2012-08-02

申请号：DE112010003344

申请日：2010-09-23

Applicant: IBM

Inventor： OZCAN AHMET S ,  LAVOIE CHRISTIAN ,  DOMENICUCCI ANTHONY G

IPC: H01L29/49 ,  H01L21/336 ,  H01L29/78

Abstract: Ein integrierter Schaltkreis wird bereitgestellt, mit einem schmalen Gate-Stack, mit einer Breite von weniger als oder gleich 65 nm, mit einem Silizid-Bereich, der einen von Pt abgetrennten Bereich des Silizid-Bereichs umfasst, beabstandet von der oberen Oberfläche des Silizids und getrennt von einem unteren Abschnitt, definiert durch eine Pull-down Höhe der Abstandshalter an den Seitenwänden des Gate-Leiters. In einer bevorzugten Ausführungsform werden die Abstandshalter vor der Bildung des Silizids heruntergezogen. Das Silizid wird zunächst durch ein Bildungs-Erhitzen bei einer Temperatur im Bereich von 250°C bis 450°C gebildet. Anschließend erfolgt ein Trennungs-Erhitzen bei einer Temperatur im Bereich von 450°C bis 550°C. Die Verteilung des Pt entlang der vertikalen Länge der Silizidschicht hat eine Pt-Spitzenkonzentration in dem abgetrennten Bereich, und der Pt abgetrennte Bereich hat eine Breite bei der halben Pt-Spitzenkonzentration von weniger als 50% des Abstandes zwischen der oberen Oberfläche der Silizidschicht und der Pull-down-Abstandshalter Höhe.

公开(公告)号：GB2499318B

公开(公告)日：2014-06-25

申请号：GB201302000

申请日：2013-02-05

Applicant: IBM

Inventor： ZHANG ZHEN ,  SUN YANNING ,  SOLOMON PAUL MICHAEL ,  LAVOIE CHRISTIAN ,  RANA UZMA ,  SHIU KUEN-TING ,  SADANA DEVENDRA K

IPC: H01L21/24 ,  H01L21/18 ,  H01L21/441 ,  H01L29/08 ,  H01L29/66

公开(公告)号：GB2487857B

公开(公告)日：2014-05-07

申请号：GB201205375

申请日：2010-09-23

Applicant: IBM

Inventor： OZCAN AHMET S ,  LAVOIE CHRISTIAN ,  DOMENICUCCI ANTHONY G

IPC: H01L21/28 ,  H01L29/423 ,  H01L29/66 ,  H01L29/78

Abstract: An integrated circuit is provided including a narrow gate stack having a width less than or equal to 65 nm, including a silicide region comprising Pt segregated in a region of the silicide away from the top surface of the silicide and towards an lower portion defined by a pulldown height of spacers on the sidewalls of the gate conductor. In a preferred embodiment, the spacers are pulled down prior to formation of the silicide. The silicide is first formed by a formation anneal, at a temperature in the range 250° C. to 450° C. Subsequently, a segregation anneal at a temperature in the range 450° C. to 550° C. The distribution of the Pt along the vertical length of the silicide layer has a peak Pt concentration within the segregated region, and the segregated Pt region has a width at half the peak Pt concentration that is less than 50% of the distance between the top surface of the silicide layer and the pulldown spacer height.

公开(公告)号：GB2499318A

公开(公告)日：2013-08-14

申请号：GB201302000

申请日：2013-02-05

Applicant: IBM

Inventor： ZHANG ZHEN ,  SUN YANNING ,  SOLOMON PAUL MICHAEL ,  LAVOIE CHRISTIAN ,  RANA UZMA ,  SHIU KUEN-TING ,  SADANA DEVENDRA K

IPC: H01L21/24 ,  H01L21/18 ,  H01L21/441 ,  H01L29/08 ,  H01L29/66

Abstract: Techniques for fabricating self-aligned contacts in III-V FET devices are provided. A method for fabricating a self-aligned contact to III-V materials includes the steps of depositing at least one metal on a surface of a III-V material 102, the metal is reacted with an upper portion of the III-V material to form a metal III-V alloy layer 106 which is the self-aligned contact, an etch is used to remove any unreacted portions of the metal, at least one impurity is implanted into the metal III-V alloy layer, the impurity implanted into the metal III-V alloy layer is diffused to an interface between the metal III-V alloy layer and the III-V material to reduce the contact resistance of the self-aligned contact. The reaction may involve an annealing step.