公开(公告)号：WO2013089944A3

公开(公告)日：2015-07-02

申请号：PCT/US2012063831

申请日：2012-11-07

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  KIEWRA EDWARD WILLIAM ,  SHIU KUEN-TING

IPC: H01L29/772

CPC classification number: H01L21/8258 ,  H01L21/823807 ,  H01L27/0605

Abstract: Techniques for employing different channel materials within the same CMOS circuit are provided. In one aspect, a method of fabricating a CMOS circuit includes the following steps. A wafer is provided having a first semiconductor layer on an insulator. STI is used to divide the first semiconductor layer into a first active region and a second active region. The first semiconductor layer is recessed in the first active region. A second semiconductor layer is epitaxially grown on the first semiconductor layer, wherein the second semiconductor layer comprises a material having at least one group III element and at least one group V element. An n-FET is formed in the first active region using the second semiconductor layer as a channel material for the n-FET. A p-FET is formed in the second active region using the first semiconductor layer as a channel material for the p-FET.

Abstract translation: 提供在同一CMOS电路内采用不同通道材料的技术。 一方面，制造CMOS电路的方法包括以下步骤。 提供了在绝缘体上具有第一半导体层的晶片。 STI用于将第一半导体层分成第一有源区和第二有源区。 第一半导体层凹入第一有源区。 第二半导体层在第一半导体层上外延生长，其中第二半导体层包括具有至少一个III族元素和至少一个V族元素的材料。 使用第二半导体层作为n-FET的沟道材料，在第一有源区中形成n-FET。 使用第一半导体层作为p-FET的沟道材料，在第二有源区中形成p-FET。

公开(公告)号：GB2511002B

公开(公告)日：2016-01-06

申请号：GB201408617

申请日：2012-11-07

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  KIEWRA EDWARD WILLIAM ,  SHIU KUEN-TING

IPC: H01L21/8238 ,  H01L27/06

Abstract: Techniques for employing different channel materials within the same CMOS circuit are provided. In one aspect, a method of fabricating a CMOS circuit includes the following steps. A wafer is provided having a first semiconductor layer on an insulator. STI is used to divide the first semiconductor layer into a first active region and a second active region. The first semiconductor layer is recessed in the first active region. A second semiconductor layer is epitaxially grown on the first semiconductor layer, wherein the second semiconductor layer comprises a material having at least one group III element and at least one group V element. An n-FET is formed in the first active region using the second semiconductor layer as a channel material for the n-FET. A p-FET is formed in the second active region using the first semiconductor layer as a channel material for the p-FET.

公开(公告)号：DE112012003514T5

公开(公告)日：2014-06-26

申请号：DE112012003514

申请日：2012-09-26

Applicant: IBM

Inventor： LI NING ,  CHENG CHENG-WEI ,  SHIU KUEN-TING

IPC: H01L21/306 ,  H01L21/8238

Abstract: Es wird ein Verfahren zum Entfernen einer Vielzahl von Halbleitereinheits-Schichten von einem darunter liegenden Basissubstrat bereitgestellt. Auf dem Basissubstrat wird ein mehrschichtiger Stapel gebildet, welcher abwechselnde Schichten von Opfermaterialschichten und Halbleitereinheits-Schichten umfasst. Jede folgende Opfermaterialschicht, die gebildet wird, ist dicker als die zuvor gebildete Opfermaterialschicht. Wegen des Unterschieds in den Dicken der Opfermaterialschichten wird jede Opfermaterialschicht in einer anderen Geschwindigkeit geätzt, wobei dickere Opfermaterialschichten schneller geätzt werden als dünnere Opfermaterialschichten. Anschließend wird eine Ätzbehandlung durchgeführt, mit welcher zuerst die dickste Opfermaterialschicht des mehrschichtigen Stapels geätzt wird. Die oberste Halbleitereinheits-Schicht innerhalb des mehrschichtigen Stapels wird dementsprechend als erste abgelöst. Wenn die Ätzbehandlung fortgesetzt wird, werden nacheinander die anderen Opfermaterialschichten in der Reihenfolge abnehmender Dicke entfernt, und die anderen Halbleitereinheits-Schichten werden nacheinander entfernt.

公开(公告)号：GB2509854B

公开(公告)日：2015-09-30

申请号：GB201406328

申请日：2012-09-26

Applicant: IBM

Inventor： CHENG CHENG-WEI ,  LI NING ,  SHIU KUEN-TING

IPC: H01L21/8238 ,  H01L21/78

公开(公告)号：GB2511002A

公开(公告)日：2014-08-20

申请号：GB201408617

申请日：2012-11-07

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  KIEWRA EDWARD WILLIAM ,  SHIU KUEN-TING

IPC: H01L21/8238 ,  H01L27/06

Abstract: Techniques for employing different channel materials within the same CMOS circuit are provided. In one aspect, a method of fabricating a CMOS circuit includes the following steps. A wafer is provided having a first semiconductor layer on an insulator. STI is used to divide the first semiconductor layer into a first active region and a second active region. The first semiconductor layer is recessed in the first active region. A second semiconductor layer is epitaxially grown on the first semiconductor layer, wherein the second semiconductor layer comprises a material having at least one group III element and at least one group V element. An n-FET is formed in the first active region using the second semiconductor layer as a channel material for the n-FET. A p-FET is formed in the second active region using the first semiconductor layer as a channel material for the p-FET.

公开(公告)号：GB2491930B

公开(公告)日：2013-10-02

申请号：GB201206430

申请日：2012-04-12

Applicant: IBM

Inventor： CHENG CHENG-WEI ,  BEDELL STEPHEN ,  SHIU KUEN-TING ,  SADANA DEVENDRA ,  CORTES NORMA EDITH SOSA

IPC: H01L21/762 ,  H01L31/18

公开(公告)号：DE102013201076A1

公开(公告)日：2013-08-08

申请号：DE102013201076

申请日：2013-01-24

Applicant: IBM

Inventor： LAVOIE CHRISTIAN ,  RANA UZMA ,  SADANA DEVENDRA K ,  SHIU KUEN-TING ,  SOLOMON PAUL MICHAEL ,  SUN YANNING ,  ZHANG ZHEN

IPC: H01L29/45 ,  H01L21/283 ,  H01L21/336 ,  H01L29/78

Abstract: Es werden Techniken zum Herstellen selbstjustierter Kontakte in III-V-FET-Einheiten bereitgestellt. Gemäß einem Aspekt weist ein Verfahren zum Herstellen eines selbstjustierten Kontakts zu III-V-Materialien die folgenden Schritte auf. Mindestens ein Metall wird auf einer Oberfläche des III-V-Materials abgeschieden. Das mindestens eine Metall wird mit einem oberen Teil des III-V-Materials zur Reaktion gebracht, um eine Metall-III-V-Legierungsschicht zu bilden, die den selbstjustierten Kontakt darstellt. Ein Ätzprozess wird angewendet, um alle bei der Reaktion nicht umgesetzten Teile des mindestens einen Metalls zu entfernen. Mindestens eine Verunreinigung wird in die Metall-III-V-Legierungsschicht implantiert. Die mindestens eine in die Metall-III-V-Legierungsschicht implantierte Verunreinigung wird zu einer Grenzfläche zwischen der Metall-III-V-Legierungsschicht und dem darunterliegenden III-V-Material diffundiert, um einen Kontaktwiderstand des selbstjustierten Kontakts zu verringern.

公开(公告)号：GB2491930A

公开(公告)日：2012-12-19

申请号：GB201206430

申请日：2012-04-12

Applicant: IBM

Inventor： CHENG CHENG-WEI ,  BEDELL STEPHEN ,  SHIU KUEN-TING ,  SADANA DEVENDRA ,  CORTES NORMA EDITH SOSA

IPC: H01L21/762 ,  H01L31/18

Abstract: A method of removing a semiconductor device layer from a base substrate comprising providing a crack propagation layer 12 on an upper surface of a base substrate 10; a semiconductor device layer 14 including at least one semiconductor device is formed on the crack propagation layer 12; etching the end portions of the crack propagation layer 12 to initiate a crack in the crack propagation layer 12; the etched crack propagation layer 15 is then cleaved to provide a cleaved crack propagation layer portion to a surface of the semiconductor device layer 14 and another cleaved crack propagation layer portion to the upper surface of the base substrate 10; the cleaved crack propagation layer portion is removed from the surface of the semiconductor device layer 14 and the another cleaved crack propagation layer portion is removed from the upper surface of the base substrate 10. Prior to etching the crack propagation layer 12, a stressor 16 may be applied to the device layer; the stressor 16 may further be bonded to a polymer support 18. The present method allows for cleaving of a semiconductor device layer 14 from a substrate 10 at a controlled location.

公开(公告)号：DE112012005249B4

公开(公告)日：2015-08-20

申请号：DE112012005249

申请日：2012-11-07

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  KIEWRA EDWARD WILLIAM ,  SHIU KUEN-TING

IPC: H01L21/8238 ,  H01L21/8258 ,  H01L27/092

Abstract: Verfahren zur Herstellung einer Komplementär-Metalloxid-Halbleiter(CMOS)-Schaltung, aufweisend die Schritte: Bereitstellen eines Wafers, der eine erste Halbleiterschicht auf einem Isolator aufweist, wobei die erste Halbleiterschicht Germanium aufweist; Verwenden einer flachen Grabenisolierung, um die erste Halbleiterschicht in mindestens zwei Abschnitte zu teilen, von denen einer als eine erste aktive Zone der Schaltung dient und ein anderer als eine zweite aktive Zone der Schaltung dient; Aussparen der ersten Halbleiterschicht in der ersten aktiven Zone mittels Anwendung einer Folge von Oxidations-/Oxidabhebungsschritten, um eine Dicke der ersten Halbleiterschicht in der ersten aktiven Zone schrittweise zu verringern; epitaxiales Anwachsen einer zweiten Halbleiterschicht auf der ersten Halbleiterschicht, die in der ersten aktiven Zone ausgespart worden ist, wobei die zweite Halbleiterschicht ein Material aufweist, welches mindestens ein Gruppe-III-Element und mindestens ein Gruppe-V-Element aufweist; Bilden eines n-Kanal-Feldeffekttransistors, n-FET genannt, in der ersten aktiven Zone unter Verwendung der zweiten Halbleiterschicht als ein Kanalmaterial für den n-FET; und Bilden eines p-Kanal-Feldeffekttransistors, p-FET genannt, in der zweiten aktiven Zone unter Verwendung der ersten Halbleiterschicht als ein Kanalmaterial für den p-FET.

公开(公告)号：DE112012005249T5

公开(公告)日：2014-10-09

申请号：DE112012005249

申请日：2012-11-07

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  KIEWRA EDWARD WILLIAM ,  SHIU KUEN-TING

IPC: H01L27/092 ,  H01L21/8238

Abstract: Es werden Techniken zum Verwenden verschiedener Kanalmaterialien innerhalb derselben CMOS-Schaltung bereitgestellt. In einer Erscheinungsform umfasst ein Verfahren zur Herstellung einer CMOS-Schaltung die folgenden Schritte. Es wird ein Wafer bereitgestellt, welcher eine erste Halbleiterschicht auf einem Isolator aufweist. Eine STI wird verwendet, um die erste Halbleiterschicht in eine erste aktive Zone und eine zweite aktive Zone zu teilen. Die erste Halbleiterschicht wird in der ersten aktiven Zone ausgespart. Auf der ersten Halbleiterschicht lässt man epitaxial eine zweite Halbleiterschicht anwachsen, wobei die zweite Halbleiterschicht ein Material aufweist, welches mindestens ein Gruppe-III-Element und mindestens ein Gruppe-V-Element aufweist. In der ersten aktiven Zone wird ein n-FET gebildet, wobei die zweite Halbleiterschicht als ein Kanalmaterial für den n-FET verwendet wird. In der zweiten aktiven Zone wird ein p-FET gebildet, wobei die erste Halbleiterschicht als ein Kanalmaterial für den p-FET verwendet wird.