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    CIRCUIT INTEGRE AYANT UNE MEMOIRE DE DONNEES PROTEGEE CONTRE L'EFFACEMENT UV
    22.
    发明专利
    CIRCUIT INTEGRE AYANT UNE MEMOIRE DE DONNEES PROTEGEE CONTRE L'EFFACEMENT UV 未知

    公开(公告)号：FR2890485A1

    公开(公告)日：2007-03-09

    申请号：FR0508983

    申请日：2005-09-02

    Applicant: ST MICROELECTRONICS SA

    Inventor： NAURA DAVID ,  MOREAUX CHRISTOPHE ,  KARI AHMED ,  RIZZO PIERRE

    IPC: G11C16/22

    Abstract: L'invention concerne un procédé pour protéger contre un effacement global de données un circuit intégré (IC1) comprenant une mémoire de données programmable électriquement (MEM1) et une unité de contrôle (CTU) pour exécuter des commandes de lecture ou d'écriture de la mémoire. Le procédé comprend les étapes consistant à prévoir dans le circuit intégré des cellules mémoire témoin programmables électriquement (TZ), à la mise en service du circuit intégré, enregistrer dans les cellules mémoire témoin des bits de valeur déterminée formant une combinaison de bits autorisée et, pendant le fonctionnement du circuit intégré suivant sa mise en service, lire et évaluer les cellules mémoire témoin et bloquer le circuit intégré si les cellules mémoire témoin contiennent une combinaison de bits interdite différente de la combinaison autorisée.

    PROCEDE DE VERIFICATION DE L'EFFACEMENT PAR BLOC D'UNE MEMOIRE
    23.
    发明专利
    PROCEDE DE VERIFICATION DE L'EFFACEMENT PAR BLOC D'UNE MEMOIRE 未知

    公开(公告)号：FR2890468A1

    公开(公告)日：2007-03-09

    申请号：FR0509142

    申请日：2005-09-08

    Applicant: ST MICROELECTRONICS SA

    Inventor： NAURA DAVID ,  MOREAUX CHRISTOPHE ,  KARI AHMED ,  RIZZO PIERRE

    IPC: G06F12/16 ,  G11C16/00

    Abstract: L'invention concerne un procédé de vérification de l'état d'un ensemble de cellules mémoire d'une mémoire comprenant des cellules mémoire (MC) agencées dans un plan mémoire (MA), des moyens de sélection (RDEC, CDEC) d'une cellule mémoire, et un circuit de lecture (SA) pour fournir un état de la cellule mémoire sélectionnée selon que la cellule mémoire sélectionnée est conductrice ou non conductrice. Le procédé selon l'invention comprend des étapes au cours desquelles toutes les cellules mémoire d'un ensemble regroupant plusieurs cellules mémoire sont sélectionnées, puis connectées simultanément au circuit de lecture (SA), et le circuit de lecture fournit un état global de toutes les cellules mémoire sélectionnées auxquelles il est connecté, si celles-ci sont simultanément non conductrices. Application à la vérification d'une commande d'effacement par bloc d'une mémoire.

    24.
    发明专利
    未知

    公开(公告)号：FR2839827B1

    公开(公告)日：2005-07-15

    申请号：FR0205880

    申请日：2002-05-14

    Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS SRL

    Inventor： MUSUMECI ORAZIO ,  KARI AHMED

    IPC: H03K5/1252 ,  H03K5/19 ,  H04L7/04 ,  H03K5/1534

    Abstract: The circuits for detecting start and stop, respectively, detect the conditions for start and stop on a data signal (SDA) associated with a clock signal (SCL) according to teh IIC protocol. The circuit for detecting start comprises a counter (30) for counting the pulses of a reference clock signal (CLK) when an initialization (reset) signal (RST) is produced by a first detector (20) of a falling front (trailing edge) of the data signal (SDA) and producing a validation signal (COUNT) when the number of counted pulses reaches a predefined number (NB); and a second detector (40) for storing in memory the validation signal (COUNT) when a falling front of the clock signal (SCL) is detected. The circuit (claimed) for detecting start comprises the first detector (20) containing a bistable whose data input is connected to the ground, whose clock input receives the data signal (SDA), and whose output delivers the initialization signal (RST). The second detector (40) contains a bistable whose data input receives the validation signal (COUNT), whose clock input receives the clock signal (SCL), and whose output delivers the start signal (START). The circuit comprises a supplementary initialization circuit for producing a second initialization signal equal to the inverse of the clock signal (SCL) and synchronized on the reference clock signal (CLK), where the second signal is used to initialize the first and/or the second detector (20,40). The circuit (claimed) for detecting stop comprises a detector for producing a stop signal (STOP) when a rising front (leading edge) of the data signal (SDA) is detected after the detection of a rising front of the clock signal (SCL). The detector comprises a bistable whose data input receives a supply voltage, whose clock input receives the data signal (SDA), and whose output delivers the stop signal (STOP). The circuit (claimed) for detecting the data transmitted according to the IIC protocol comprises the circuit for detecting start and the circuit for detecting stop.

    25.
    发明专利
    未知

    公开(公告)号：FR2839829A1

    公开(公告)日：2003-11-21

    申请号：FR0205879

    申请日：2002-05-14

    Applicant: ST MICROELECTRONICS SA

    Inventor： TARDIEU OLIVIER ,  MOREAUX CHRISTOPHE ,  KARI AHMED

    IPC: H03K19/094 ,  H03K19/12

    Abstract: A buffer of reduced size includes a logic gate to raise the potential level of input digital data having a first logic level to a potential equal to a low power supply potential, and to produce intermediate data if a validation signal is active. The buffer also includes a tristate inverter to produce output data, at an output, that are logically inverse to the intermediate data if the validation signal is active and having its output at high impedance if otherwise. Such a buffer is particularly useful as an output buffer for contact cards using a power supply potential different from a potential powering a reader with which the card communicates.

    29.
    发明专利
    未知

    公开(公告)号：DE602006004367D1

    公开(公告)日：2009-01-29

    申请号：DE602006004367

    申请日：2006-08-25

    Applicant: ST MICROELECTRONICS SA

    Inventor： NAURA DAVID ,  MOREAUX CHRISTOPHE ,  KARI AHMED ,  RIZZO PIERRE

    IPC: G11C5/14

    Abstract: A passive contactless integrated circuit includes an electrically programmable non-volatile data memory (MEM), a charge accumulation booster circuit for supplying a high voltage necessary for writing data in the memory. The integrated circuit includes a volatile memory point for memorizing an indicator flag, and circuitry for modifying the value of the indicator flag when the high voltage reaches a critical threshold for the first time after activating the booster circuit.

    30.
    发明专利
    未知

    公开(公告)号：DE602005002223T2

    公开(公告)日：2008-05-21

    申请号：DE602005002223

    申请日：2005-10-27

    Applicant: ST MICROELECTRONICS SA

    Inventor： KARI AHMED ,  NAURA DAVID

    IPC: H04L25/49 ,  H04L7/02

    Abstract: The method involves generating a edge detection signal (FD) from an encoded data signal (CD) and sampling four pulses of the edge detection signal in a manner to obtain a decoded binary data signal (BD). A binary clock signal (CLK) is generated from the detection signal, where the clock signal is synchronous with the encoded data signal, for changing a logic state of the pulses of the detection signal. An independent claim is also included for a device for decoding a binary encoded data signal and generating a clock signal synchronous with the encoded data signal.

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