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    PROCEDE DE VERIFICATION DE L'EFFACEMENT PAR BLOC D'UNE MEMOIRE
    21.
    发明专利
    PROCEDE DE VERIFICATION DE L'EFFACEMENT PAR BLOC D'UNE MEMOIRE 未知

    公开(公告)号：FR2890468A1

    公开(公告)日：2007-03-09

    申请号：FR0509142

    申请日：2005-09-08

    Applicant: ST MICROELECTRONICS SA

    Inventor： NAURA DAVID ,  MOREAUX CHRISTOPHE ,  KARI AHMED ,  RIZZO PIERRE

    IPC: G06F12/16 ,  G11C16/00

    Abstract: L'invention concerne un procédé de vérification de l'état d'un ensemble de cellules mémoire d'une mémoire comprenant des cellules mémoire (MC) agencées dans un plan mémoire (MA), des moyens de sélection (RDEC, CDEC) d'une cellule mémoire, et un circuit de lecture (SA) pour fournir un état de la cellule mémoire sélectionnée selon que la cellule mémoire sélectionnée est conductrice ou non conductrice. Le procédé selon l'invention comprend des étapes au cours desquelles toutes les cellules mémoire d'un ensemble regroupant plusieurs cellules mémoire sont sélectionnées, puis connectées simultanément au circuit de lecture (SA), et le circuit de lecture fournit un état global de toutes les cellules mémoire sélectionnées auxquelles il est connecté, si celles-ci sont simultanément non conductrices. Application à la vérification d'une commande d'effacement par bloc d'une mémoire.

    24.
    发明专利
    未知

    公开(公告)号：DE69801143T2

    公开(公告)日：2001-11-08

    申请号：DE69801143

    申请日：1998-10-12

    Applicant: ST MICROELECTRONICS SA

    Inventor： NAURA DAVID ,  ZINK SEBASTIEN

    IPC: G11C5/14 ,  G11C16/12 ,  G11C16/30 ,  G11C16/06

    Abstract: The floating grid memory has a high-tension generating circuit for memory programming/erasure with a charge pump for producing a pumped voltage and shaping circuit (2) for supplying a programming or erasing voltage from the pumped voltage. The circuit has control components (5,6,104) to provide control signal (SC) and a commutation circuit (7) to provide a commutated voltage equal to the pumped voltage or a neutral voltage according to the control signal fed to the shaping circuit.

    25.
    发明专利
    未知

    公开(公告)号：FR2799045A1

    公开(公告)日：2001-03-30

    申请号：FR9912150

    申请日：1999-09-29

    Applicant: ST MICROELECTRONICS SA

    Inventor： ZINK SEBASTIEN ,  BERTRAND BERTRAND ,  NAURA DAVID

    IPC: G11C16/06 ,  G11C7/10 ,  G11C16/08 ,  G11C16/10 ,  G11C16/02

    Abstract: The integrated circuit memory is of EEPROM type, comprising the data input (D1) and the data output (DO), a planar memory (MM) organized inn words memory (M0-M7), a set of columns registers (LAT) associated with words memory, the first means regarding the write operation for loading the binary data of binary word received at the data input directly to latches (HV0-HV7) of columns register associated with the words memory, and the second means regarding the read operation for a successive reading of binary data stored in the memory cells of words memory and a direct delivery of each binary data in serial form to the data output. The latches for storage and switching (HV0-HV7) comprise each two inverters in antiparallel connection for the storage of binary datum in the form of higher programming voltage or the zero voltage, coupled to the means for conditional switching in the form of two transistors connected in series for carrying the higher programming voltage to the determined bit line, and the loading means in the form of two transistors with the common source connection. The first and second means also comprise the means for an application of selection signals (Bit0-Bit7) to the loading means of latches of each columns register, and the means for loading the data into latches which act via the register selection means in the form of a transistor common to all the latches of the determined columns register. The means for the loading data into latches are common to all columns registers of the memory. The second means comprise a single read line, READLINE, connecting the set of columns registers (LAT) to a read circuit, SENSEAMP. The read circuit comprises only one read amplifier to detect a current flowing in the read line. The memory comprises only one output data line, OUTPUTDATALINE, connecting the output of read circuit to the data output (DO) via a buffer circuit, OUTBUF. The first means comprise only one input data line, INPUTDATALINE, connecting the data input (DI) to the set of columns registers (LAT) via a buffer circuit, INBUF.

    27.
    发明专利
    未知

    公开(公告)号：DE69700156T2

    公开(公告)日：1999-07-22

    申请号：DE69700156

    申请日：1997-09-23

    Applicant: ST MICROELECTRONICS SA

    Inventor： LOPEZ JOAQUIM RAMON ,  NAURA DAVID

    IPC: G11C7/24 ,  G11C16/22 ,  G11C16/06 ,  G11C7/00

    Abstract: The memory includes an array of cells obtained on a silicon chip with four input terminals receiving chip selection signals, data and addresses. A clock signal (SK) is applied to the third terminal while the last terminal receives a signal (8B) indicating the operating mode of the memory i.e. 8 or 16 bits. A delay register is connected to the second terminal of the memory and the clock which generates the signal SK. A signal forming circuit (5) interfaces between the clock and the memory input terminal. A counter (7) and a validation circuit (8) are connected to the clock. A control circuit (10) disables or enables writing to the memory function of the validation signal received.

    DIVISEUR DE FREQUENCE BINAIRE
    28.
    发明专利
    DIVISEUR DE FREQUENCE BINAIRE 未知

    公开(公告)号：FR2895601A1

    公开(公告)日：2007-06-29

    申请号：FR0513121

    申请日：2005-12-22

    Applicant: ST MICROELECTRONICS SA

    Inventor： MOREAUX CHRISTOPHE ,  KARI AHMED ,  NAURA DAVID ,  RIZZO PIERRE

    IPC: H03K23/66 ,  G06K7/08 ,  H03K21/00

    Abstract: L'invention concerne un diviseur de fréquence binaire (DIVF2) comprenant un compteur (CMPT) cadencé par un signal d'entrée (CK1), des moyens (CP1, CP2) pour comparer un valeur de comptage (VAL) à des première et seconde valeurs de seuil (B2/2, B2/4) et fournir des premier et deuxième signaux de contrôle (DET1, DET2) synchronisés avec des fronts de variation d'un premier type du signal d'entrée (CK1). Selon l'invention, le diviseur comprend des moyens (FFB) pour fournir au moins un troisième signal de contrôle (SDET1, SDET2) décalé d'une demi-période du signal d'entrée (CK1) par rapport à l'un des premier ou second signaux de contrôle (DET1, DET2), et des moyens de contrôle (ALCT) pour générer le signal de sortie (CK2) à partir de signaux de contrôle choisis en fonction de la valeur d'au moins un bit (b1,b0) de plus faible poids de la consigne de division. Application notamment aux transpondeurs UHF.

    PROCEDE DE GENERATION D'UN SIGNAL D'HORLOGE
    30.
    发明专利
    PROCEDE DE GENERATION D'UN SIGNAL D'HORLOGE 未知

    公开(公告)号：FR2890465A1

    公开(公告)日：2007-03-09

    申请号：FR0509082

    申请日：2005-09-06

    Applicant: ST MICROELECTRONICS SA

    Inventor： MOREAUX CHRISTOPHE ,  KARI AHMED ,  NAURA DAVID ,  RIZZO PIERRE

    IPC: G06F1/04 ,  G06K7/08 ,  H04B7/00

    Abstract: L'invention concerne un procédé de génération d'un signal d'horloge comprenant des étapes de : mesure à l'aide d'un premier signal d'horloge (SFo) d'une caractéristique d'un événement de référence (EVT1) dans un signal reçu (RS) ; déterminer à l'aide du premier signal d'horloge, une variation d'une caractéristique d'un second événement (EVT2, D0) dans un signal reçu (RS) ; corriger la mesure (NEVT1, NFC) en fonction de la variation de la caractéristique du second événement ; et générer un second signal d'horloge (SFC) à partir du premier signal d'horloge en fonction de la mesure corrigée (NFC). Application aux circuits d'émission et de réception d'une puce sans contact.

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