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    25.
    发明专利
    未知

    公开(公告)号：DE602006009091D1

    公开(公告)日：2009-10-22

    申请号：DE602006009091

    申请日：2006-07-06

    Applicant: ST MICROELECTRONICS SRL

    Inventor： CASTALDO ENRICO ,  CONTE ANTONINO ,  LO GIUDICE GIANBATTISTA

    IPC: G11C5/14 ,  H02M3/07

    Abstract: There is disclosed an integrated control circuit (3) for a charge pump (1). The integrated circuit comprises a first device (112,N1,N2,R,12) suitable for regulating the output voltage (Vout) of the charge pump (1) and a second device (113,M10,M11,C11,11) suitable for increasing the output voltage (Vout) from the charge pump with a set ramp. The integrated circuit comprises means (111) suitable for activating said first device and providing it with a first value of a supply signal (Ireg) in a first period of time (A) and suitable for activating said second device and for providing it with a second value (Iramp) of the supply signal that is greater than the first value in a second period of time (C) after the first in such a way that the output voltage of the charge pump ascends a ramp from a first value (Vlow) to a second value (Vhigh) that is greater than the first value, said second value being fixed by the reactivation of the first device.

    MEMOIRE NON VOLATILE A ECRITURE RAPIDE
    26.
    发明专利
    MEMOIRE NON VOLATILE A ECRITURE RAPIDE 未知

    公开(公告)号：FR2915829A1

    公开(公告)日：2008-11-07

    申请号：FR0703153

    申请日：2007-05-02

    Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS SRL

    Inventor： LA ROSA FRANCESCO ,  CONTE ANTONINO

    IPC: G11C16/10 ,  G06K19/07

    Abstract: L'invention concerne un procédé d'écriture de données dans une mémoire non volatile (MA, XA) comportant des cellules mémoire devant être effacées avant d'être écrites. Le procédé comprend les étapes consistant à prévoir une zone mémoire principale non volatile (MA) comprenant des pages cibles, prévoir une zone mémoire auxiliaire non volatile (XA) comprenant des pages auxiliaires, prévoir une table de correspondance (VAM) pour associer à une adresse (RAD) de page cible invalide une adresse (XAD) de page auxiliaire valide, et, en réponse à une commande (CMD) d'écriture d'une donnée dans une page cible écrire la donnée ainsi que l'adresse de la page cible dans une première page auxiliaire effacée, invalider la page cible, et mettre à jour la table de correspondance.

    MEMOIRE NON VOLATILE A SECTEURS AUXILIAIRES TOURNANTS
    27.
    发明专利
    MEMOIRE NON VOLATILE A SECTEURS AUXILIAIRES TOURNANTS 未知

    公开(公告)号：FR2915828A1

    公开(公告)日：2008-11-07

    申请号：FR0703152

    申请日：2007-05-02

    Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS SRL

    Inventor： LA ROSA FRANCESCO ,  CONTE ANTONINO

    IPC: G11C16/10 ,  G06K19/07

    Abstract: L'invention concerne un procédé d'écriture de données dans une mémoire non volatile. Le procédé comprend les étapes consistant à prévoir, dans la mémoire, une zone mémoire principale (MA) non volatile comprenant des pages cible, une zone mémoire auxiliaire (XA) non volatile comprenant des pages auxiliaires, et, dans la zone mémoire auxiliaire : un secteur courant (CUR) comprenant des pages auxiliaires effacées utilisables pour écrire des données, un secteur de sauvegarde (ERM) comprenant des pages auxiliaires contenant des données rattachées à des pages cible à effacer ou en cours d'effacement, un secteur de transfert (CTM) comprenant des pages auxiliaires contenant des données à transférer dans des pages cible effacées, et un secteur indisponible (UNA) comprenant des pages auxiliaires à effacer ou en cours d'effacement. Application notamment aux mémoires Flash.

    29.
    发明专利
    未知

    公开(公告)号：IT1319395B1

    公开(公告)日：2003-10-10

    申请号：ITMI992149

    申请日：1999-10-14

    Applicant: ST MICROELECTRONICS SRL

    Inventor： CONTE ANTONINO ,  GAIBOTTI MAURIZIO ,  ZERILLI TOMMASO

    IPC: G11C7/06 ,  G11C7/14

    Abstract: A bias circuit for read amplifier circuits for memories includes at least one first circuit branch formed by a first pair of MOS transistors connected between a supply voltage and ground. The first pair of MOS transistors includes a P-channel diode connected transistor and an N-channel transistor connected in series, with an enable transistor interposed therebetween. The first circuit branch drives a capacitive load for coupling to the supply voltage. The bias circuit further includes reference current amplifier circuit branches for amplifying a reference current which flows in the first circuit branch for charging the capacitive load. A circuit portion, which controls the charging current of the capacitive load, includes a feedback loop between the reference current amplifier circuit branches and the capacitive load.

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