公开(公告)号：WO2009127455A2

公开(公告)日：2009-10-22

申请号：PCT/EP2009/051774

申请日：2009-02-16

Applicant: ROBERT BOSCH GMBH ,  FISCHER, Martin ,  REINMUTH, Jochen ,  KNESE, Kathrin ,  ARMBRUSTER, Simon

Inventor： FISCHER, Martin ,  REINMUTH, Jochen ,  KNESE, Kathrin ,  ARMBRUSTER, Simon

IPC: B81C1/00

CPC classification number: B81C1/00182 ,  B81B2201/0257 ,  B81C2201/0115 ,  B81C2201/0136 ,  G01L9/0042

Abstract: Mit der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer mikromechanischen Membranstruktur (11) mit feststehendem Gegenelement (12) vorgeschlagen, das von einem p-dotierten Si- Substrat (1) ausgeht. Dieses Verfahren umfasst die folgenden Prozessschritte - n-Dotierung mindestens eines zusammenhängenden gitterförmigen Bereichs (2) der Substratoberfläche; (Fig. Ia) porös Ätzen eines Substratbereichs (3) unterhalb der n-dotierten Gitterstruktur (2); (Fig. lb-c) Oxidation des porösen Siliziums; (Fig. Id) - Erzeugen mindestens einer Opferschicht (5) über der n-dotierten Gitterstruktur (2); (Fig. Ie) Abscheidung und Strukturierung mindestens einer dicken Epitaxieschicht (7); (Fig. lf-g) Entfernen der Opferschicht (5) zwischen der dicken Epitaxieschicht (7) und der n-dotierten Gitterstruktur (2) und Erzeugen einer Kaverne (10) im Si-Substrat (1) unterhalb der n- dotierten Gitterstruktur (2) durch Entfernen des oxidierten porösen Siliziums (oxPorSi); (Fig. Ih) so dass die freigelegte n-dotierte Gitterstruktur (2) eine Membranstruktur (11) bildet und in der strukturierten dicken Epitaxieschicht (7) mindestens ein feststehendes Gegenelement (12) ausgebildet ist.

Abstract translation: 与本发明的用于制造微机械膜结构（11）具有固定的计数器元件（12）的方法，提出了从p掺杂的Si衬底开始（1）。 该方法包括以下工艺步骤 - n掺杂至少一个有凝聚力的网格区域（2）在基板表面的; （图1a）是多孔的蚀刻n型掺杂的晶格结构（2）下方的衬底部分（3）; （图1b-C）多孔硅的氧化; （图1d） - 通过n型掺杂的晶格结构生成至少一个牺牲层（5）（2）; （图1E）的沉积和至少一个厚的外延层的图案（7）; （图LF-g）除去厚的外延层（7）和所述n型掺杂的晶格结构之间的牺牲层（5）（2）和在所述Si基板（1）下方的n型掺杂的光栅结构产生的腔体（10）（ 2）通过除去已氧化的多孔硅（oxPorSi）; 是（11）（小时图），使得露出的n型晶格结构（2）的膜的结构和在结构化厚的外延层（7）的至少一个固定的反元件（12）。

公开(公告)号：WO2005069057A9

公开(公告)日：2005-10-13

申请号：PCT/FR2004050758

申请日：2004-12-23

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  DIVOUX CLAIRE ,  VAUDAINE MARIE-HELENE ,  ENOT THIERRY

Inventor： DIVOUX CLAIRE ,  VAUDAINE MARIE-HELENE ,  ENOT THIERRY

IPC: B81B3/00 ,  B81C1/00 ,  G02B26/08

CPC classification number: G02B26/085 ,  B81B2201/038 ,  B81B2201/047 ,  B81B2203/0127 ,  B81B2203/0361 ,  B81C1/00626 ,  B81C2201/0136 ,  G02B26/0833 ,  G02B26/0841 ,  Y10S29/016 ,  Y10S438/924 ,  Y10T29/42

Abstract: The invention relates to a method for production of an operation system for an optical component, comprising the engraving of a first face of a component to form blocks thereon, the engraving of a second face of the component to release a membrane of the same material as the blocks and the production of operating means of the blocks and the membrane.

Abstract translation: 本发明涉及一种用于制造用于光学部件的操作系统的方法，该方法包括对部件的第一面进行雕刻以在其上形成块，雕刻该部件的第二面以释放与 砌块和砌块和隔膜的操作装置的制造。

公开(公告)号：WO1992022820A2

公开(公告)日：1992-12-23

申请号：PCT/US1992005109

申请日：1992-06-12

Applicant: HARRIS CORPORATION

Inventor： HARRIS CORPORATION ,  BEITMAN, Bruce, A.

IPC: G01P0

CPC classification number: B81C1/0015 ,  B81B2201/0235 ,  B81B2203/0315 ,  B81C2201/0104 ,  B81C2201/0136 ,  B81C2201/019 ,  B81C2201/0191 ,  G01P15/0802 ,  G01P2015/0828

Abstract: A semiconductor accelerometer is formed by attaching a semiconductor layer to a handle wafer by a thick oxide layer. Accelerometer geometry is patterned in the semiconductor layer, which is then used as a mask to etch out a cavity in the underlying thick oxide. The mask may include one or more apertures, so that a mass region will have corresponding apertures to the underlying oxide layer. The structure resulting from an oxide etch has the intended accelerometer geometry of a large volume mass region supported in cantilever fashion by a plurality of piezo-resistive arm regions to a surrounding, supporting portion of the semiconductor layer. Directly beneath this accelerometer geometry is a flex-accommodating cavity realized by the removal of the underlying oxide layer. The semiconductor layer remains attached to the handle wafer by means of the thick oxide layer that surrounds the accelerometer geometry, and which was adequately masked by the surrounding portion of the top semiconductor layer during the oxide etch step. In a second embodiment support arm regions are dimensioned separately from the mass region, using a plurality of buried oxide regions as semiconductor etch stops.

Abstract translation: 半导体加速度计是通过用厚的氧化物层将半导体层附着在手柄晶片上形成的。 加速度传感器几何形状在半导体层中图案化，然后将其用作掩模以蚀刻下面的厚氧化物中的空腔。 掩模可以包括一个或多个孔，使得质量区域将具有到下面的氧化物层的对应的孔。 由氧化物蚀刻产生的结构具有通过多个压阻臂区域以半悬臂方式支撑到半导体层的周围的支撑部分的大体积质量区域的预期加速度计几何形状。 直接在该加速度计几何形状之下的是通过去除下面的氧化物层而实现的柔性容纳腔。 半导体层通过围绕加速度计几何形状的厚氧化物层保持附着到处理晶片，并且在氧化物蚀刻步骤期间，半导体层被顶部半导体层的周围部分充分掩蔽。 在第二实施例中，使用多个掩埋氧化物区域作为半导体蚀刻停止件，将支撑臂区域与质量区域分开设计。

公开(公告)号：WO2016102628A1

公开(公告)日：2016-06-30

申请号：PCT/EP2015/081090

申请日：2015-12-22

Applicant: COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES

Inventor： POSSEME, Nicolas ,  LANDIS, Stéphan ,  NOURI, Lamia

IPC: H01L21/3065 ,  B81C99/00 ,  G02B5/18 ,  H01L21/308 ,  H01L21/311 ,  H01L21/768 ,  B29D11/00 ,  G02B3/00

CPC classification number: B29D11/00365 ,  B81B2203/0376 ,  B81C1/00103 ,  B81C1/0046 ,  B81C99/009 ,  B81C2201/0133 ,  B81C2201/0136 ,  C23C14/042 ,  C23C14/48 ,  C23C14/5853 ,  C23C14/5873 ,  G02B3/0025 ,  G02B3/0031 ,  G02B3/02 ,  G03F7/0002 ,  H01L21/3065 ,  H01L21/308 ,  H01L21/31111 ,  H01L21/31116 ,  H01L21/76804 ,  H01L21/76817

Abstract: L'invention concerne notamment un procédé de réalisation de motifs dans une couche à graver (410), à partir d'un empilement comprenant au moins la couche à graver (410) et une couche de masquage(420) surmontant la couche à graver (410), la couche de masquage(420) présentant au moins un motif (421), le procédé comprenant au moins: a) une étape de modification d'au moins une zone (411) de la couche à graver (410) par implantation d'ions (430) au droit de l'au moins un motif (421); b) au moins une séquence d'étapes comprenant: b1) une étape d'élargissement (440) de l'au moins un motif (421) selon un plan dans lequel s'étend principalement la couche à graver (410); b2) une étape de modification d'au moins une zone (411', 411'') de la couche à graver (410) par implantation d'ions (430) au droit de l'au moins un motif (421) élargi, l'implantation étant effectuée sur une profondeur inférieure à la profondeur d'implantation de l'étape précédente de modification; c) une étape de retrait (461, 462) des zones modifiées (411, 411', 411''), le retrait comprenant une étape de gravure des zones modifiées (411, 411', 411'') sélectivement aux zones non modifiées (412) de la couche à graver (410).

Abstract translation: 本发明特别涉及一种用于从至少要被蚀刻的层（410）和覆盖在待蚀刻层（410）上的一个掩模层（420）至少包括待蚀刻层（410）的叠层（410）中产生图案的方法 410），所述掩模层（420）具有至少一种图案（421），所述方法至少包括：a）通过离子注入（410）修饰待蚀刻层（410）的至少一个区域（411）的步骤 430）与所述至少一个图案（421）一致; b）至少一个步骤序列，其包括：b1）在待蚀刻的层（410）主要延伸的平面中扩大所述至少一个图案（421）的步骤（440） b2）通过与所述至少一个放大图案（421）一致的离子注入（430）修饰待蚀刻层（410）的至少一个区域（411'，411“）的步骤，所述注入被携带 在比前述修改步骤的植入深度小的深度处; c）去除改质区域（411,411'，411“）的步骤（461,462），该去除步骤包括选择性地将修饰区域（411,411'，411”）蚀刻到非修饰区域的步骤， 要蚀刻的层（410）的改性区域（412）。

公开(公告)号：WO2005069057A1

公开(公告)日：2005-07-28

申请号：PCT/FR2004/050758

申请日：2004-12-23

Applicant: COMMISSARIAT A L'ENERGIE ATOMIQUE ,  DIVOUX, Claire ,  VAUDAINE, Marie-Hélène ,  ENOT, Thierry

Inventor： DIVOUX, Claire ,  VAUDAINE, Marie-Hélène ,  ENOT, Thierry

IPC: G02B26/08

CPC classification number: G02B26/085 ,  B81B2201/038 ,  B81B2201/047 ,  B81B2203/0127 ,  B81B2203/0361 ,  B81C1/00626 ,  B81C2201/0136 ,  G02B26/0833 ,  G02B26/0841 ,  Y10S29/016 ,  Y10S438/924 ,  Y10T29/42

Abstract: L'invention concerne un procédé de réalisation d'un système d'actionnement pour un composant optique comportant la gravure d'une première face d'un composant, pour y former des plots, la gravure d'une deuxième face du composant, pour dégager une membrane dans le même matériau que les plots, la réalisation des moyens d'actionnement des plots et de la membrane.

Abstract translation: 本发明涉及一种用于生产光学部件的操作系统的方法，包括：雕刻部件的第一面以在其上形成块体，雕刻部件的第二面以释放相同材料的膜， 块和块的操作手段的生产和膜。

公开(公告)号：WO00009440A1

公开(公告)日：2000-02-24

申请号：PCT/DE1999/002375

申请日：1999-08-03

IPC: G01L9/12 ,  B81B3/00 ,  B81C1/00 ,  H01L29/84 ,  H04R19/00 ,  H04R19/04 ,  H04R31/00

CPC classification number: B81C1/00801 ,  B81B2201/0257 ,  B81B2201/0264 ,  B81B2203/0127 ,  B81B2207/015 ,  B81C2201/0136 ,  H04R19/005 ,  H04R19/04 ,  H04R31/00

Abstract: The invention relates to a micromechanical sensor and to a corresponding production method, comprising the following steps: a) preparing a doped semiconductor wafer (4); b) applying an epitaxial layer (1) that is doped in such a way that a jump in the charge carrier density in the interface (11) between the semiconductor wafer and the epitaxial layer occurs; c) optionally etching ventilation holes (2) traversing the epitaxial layer and optionally filling the ventilation holes with a sacrificial material; d) depositing at least one sacrificial layer (9), at least one spacing layer (10), a membrane (5) and optionally a semiconductor circuit (8) on the top side of the epitaxial layer using a technology known per se, wherein the semiconductor circuit may be applied after the membrane is formed or while depositing the layers required to form the membrane; e) etching a hole (6) on the back part of the sensor, wherein the etching method is selected in such a way that etching advances in the direction of the top side and ceases in the interface between the wafer (4) and the epitaxial layer (1) by changing charge carrier concentration. The invention also relates to the utilization of the micromechanical sensor in pressure sensors or microphones.

Abstract translation: 描述了一种微机械传感器和用于其生产的方法，其包括以下步骤：a）提供掺杂的半导体晶片（4）。 b）中沉积外延层（1），其被掺杂以使得（在界面11）发生时，在半导体晶片和外延层之间的载流子密度的跳跃。 c）中的通风开口（2），它通过所述外延层延伸，并且任选地填充牺牲材料的通风口的任选蚀刻，d）施加至少一个牺牲层（9），至少一个间隔层（10），膜（5） 并且，如果可以在形成膜或类似的后应用的半导体电路（8），以本身已知技术在外延层的上表面上，其中，所需的施加期间的半导体电路，以形成薄膜层。 E）蚀刻被布置（6）中，选择蚀刻法开口传感器的背面，使得在上侧的方向和进行蚀刻（在通过改变载流子浓度的时钟晶片4）和外延层（1）之间的接口。 此外，使用用于压力传感器或麦克风的微机械传感器的算法。

公开(公告)号：WO99017375A1

公开(公告)日：1999-04-08

申请号：PCT/JP1998/004312

申请日：1998-09-25

IPC: B81B3/00 ,  G01P15/08 ,  H01L21/3063 ,  H01L29/84

CPC classification number: B81C1/005 ,  B81B2201/0235 ,  B81C2201/0115 ,  B81C2201/0136 ,  G01P15/0802

Abstract: A method of anodizing a silicon substrate includes a step of forming an n-type silicon buried layer (21) of n-type silicon in a predetermined region in a first surface of a p-type monocrystalline silicon substrate (2). The n-type silicon buried layer (21) has at its central portion an opening (21a) for a current to flow. N-type silicon layers (4, 6) are formed on the surface of the p-type monocrystalline silicon substrate (2) and on the n-type silicon buried layer (21). Silicon diffusion layers (5, 7) containing p-type impurities at a high concentration are formed in predetermined regions of the n-type silicon layers (4, 6) and are in contact with the n-type silicon buried layer (21). An electrode layer (13) is formed on the back surface of the p-type silicon substrate (2). The anode of a DC power source (15) is connected to the electrode layer (13), and the cathode is connected to an electrode (23) opposed to the p-type silicon substrate (2). A current is made to flow concentratedly into a region corresponding to the opening (21a) of the n-type silicon layer (4) in the direction from the back surface toward the front surface of the p-type monocrystalline silicon substrate (2) immersed in a hydrofluoric acid solution, so that the region is turned porous.

Abstract translation: 阳极氧化硅衬底的方法包括在p型单晶硅衬底（2）的第一表面中在预定区域中形成n型硅的n型硅掩埋层（21）的步骤。 n型硅埋层（21）在其中心部分具有用于电流流动的开口（21a）。 在p型单晶硅衬底（2）的表面和n型硅掩埋层（21）的表面上形成N型硅层（4,6）。 在n型硅层（4,6）的预定区域中形成含有高浓度p型杂质的硅扩散层（5,7），并与n型硅掩埋层（21）接触。 在p型硅衬底（2）的背表面上形成电极层（13）。 直流电源（15）的阳极与电极层（13）连接，阴极与与p型硅衬底（2）相对的电极（23）连接。 使电流集中地流入与从n型硅层（4）的开口（21a）相对的区域，该区域从浸渍在p型单晶硅衬底（2）的背面朝向前表面的方向 在氢氟酸溶液中，使得该区域变成多孔的。

公开(公告)号：US08377320B2

公开(公告)日：2013-02-19

申请号：US12842334

申请日：2010-07-23

Applicant: Tzyy-Jiann Wang ,  Yueh-Hsun Tsou

Inventor： Tzyy-Jiann Wang ,  Yueh-Hsun Tsou

IPC: C03C10/00 ,  C03C25/68 ,  C23F1/00 ,  H01L21/302 ,  H01L21/461 ,  H01L21/00

CPC classification number: B81C1/00103 ,  B81B2203/0384 ,  B81C1/00571 ,  B81C2201/0136 ,  G02B6/12007 ,  G02B6/136 ,  G02B2006/1204 ,  G02B2006/12045 ,  Y10T428/24479

Abstract: A method of forming an undercut microstructure includes: forming an etch mask on a top surface of a substrate; forming, on a top surface of the etch mask, an ion implantation mask having a top surface that is smaller than the top surface of the etch mask and that does not extend beyond the top surface of the etch mask; ion implanting the substrate in the presence of the etch mask and the ion implantation mask so that a damaged region is generated at a depth below an area of the surface that is not masked by the ion implantation mask; and etching the surface of the substrate until the damaged region is removed.

Abstract translation: 形成底切微结构的方法包括：在衬底的顶表面上形成蚀刻掩模; 在所述蚀刻掩模的顶表面上形成具有比所述蚀刻掩模的顶表面小的顶表面并且不延伸超过所述蚀刻掩模的顶表面的离子注入掩模; 在蚀刻掩模和离子注入掩模的存在下离子注入衬底，使得在未被离子注入掩模掩蔽的表面的区域下方的深度处产生损伤区域; 并蚀刻衬底的表面直到损坏的区域被去除。

公开(公告)号：US07892440B1

公开(公告)日：2011-02-22

申请号：US11828639

申请日：2007-07-26

Applicant: Shekhar Bhansali ,  Abdur Rub Abdur Rahman ,  Sunny Kedia

Inventor： Shekhar Bhansali ,  Abdur Rub Abdur Rahman ,  Sunny Kedia

IPC: B44C1/22

CPC classification number: B81C1/005 ,  B81B2203/0353 ,  B81C1/00619 ,  B81C2201/0115 ,  B81C2201/0133 ,  B81C2201/0136 ,  H01L21/02052 ,  H01L21/3063

Abstract: The present invention illustrates a bulk silicon etching technique that yields straight sidewalls, through wafer structures in very short times using standard silicon wet etching techniques. The method of the present invention employs selective porous silicon formation and dissolution to create high aspect ratio structures with straight sidewalls for through wafer MEMS processing.

Abstract translation: 本发明示出了使用标准硅湿式蚀刻技术在非常短的时间内通过晶片结构产生直的侧壁的体硅蚀刻技术。 本发明的方法采用选择性多孔硅形成和溶解以产生具有用于晶片MEMS加工的直侧壁的高纵横比结构。

公开(公告)号：US07701022B2

公开(公告)日：2010-04-20

申请号：US10426015

申请日：2003-04-30

Applicant: Noriyuki Shimoji ,  Masaki Takaoka

Inventor： Noriyuki Shimoji ,  Masaki Takaoka

IPC: H01L29/84

CPC classification number: F04B43/043 ,  B81B2203/0353 ,  B81C1/00626 ,  B81C2201/0136 ,  H01L29/0657

Abstract: A semiconductor device and a method of producing the same is disclosed, in which a through hole is formed in the upper surface of a semiconductor substrate from the lower surface thereof, and an opening of a desired size is formed in a desired position on the upper surface of the substrate. A guide that functions as an etching stopper is formed in the semiconductor substrate. An opening having a width W2 is formed in the guide. The opening faces an opening in a mask used in the formation of a through hole, and the width W2 thereof is narrower than a width W4 of the opening in the mask. The direction in which etching progresses is controlled by the opening formed in the guide as etching is conducted from a lower surface of the substrate to an upper surface of the substrate, and thus deviations in the width W1 and position of an opening in the upper surface of the substrate can be controlled.

Abstract translation: 公开了一种半导体器件及其制造方法，其中从半导体衬底的下表面形成在半导体衬底的上表面中的通孔，并且在上部的所需位置形成所需尺寸的开口 基板的表面。 在半导体衬底中形成用作蚀刻阻挡层的引导件。 在导向件中形成具有宽度W2的开口。 开口面对形成通孔的掩模中的开口，其宽度W2比掩模中的开口的宽度W4窄。 蚀刻进行的方向由形成在引导件中的开口作为蚀刻控制，从基板的下表面传导到基板的上表面，因此在上表面中的宽度W1和开口的位置 可以控制基板。