公开(公告)号：FR2994750B1

公开(公告)日：2015-12-11

申请号：FR1257951

申请日：2012-08-23

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： BIENVENU PHILIPPE

IPC: G05F1/46

公开(公告)号：FR3021804A1

公开(公告)日：2015-12-04

申请号：FR1454891

申请日：2014-05-28

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD

IPC: G11C16/04 ,  H01L27/11 ,  H01L29/66

Abstract: L'invention concerne une cellule mémoire non volatile (Ci,j) sur substrat semi-conducteur, comprenant un premier transistor (TRi,j) comportant une grille de contrôle (CG), une grille flottante (FGr) et une région de drain (D), un second transistor (TEi,j) comportant une grille de contrôle (CG), une grille flottante (FGe) et une région de drain (D), dans laquelle les grilles flottantes (FGr, FGe) des premier et second transistors sont reliées électriquement, et le second transistor comprend une région conductrice (IS, n1) reliée électriquement à sa région de drain (D) et s'étendant en regard de sa grille flottante (FGe) par l'intermédiaire d'une couche diélectrique tunnel (D1).

公开(公告)号：FR3021457A1

公开(公告)日：2015-11-27

申请号：FR1454552

申请日：2014-05-21

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： WUIDART SYVIE ,  RIVERO CHRISTIAN ,  BOUTON GUILHEM ,  FORNARA PASCAL

IPC: H01L27/092 ,  H01L29/06

Abstract: Circuit intégré comprenant un substrat (1) et au moins un composant (TR) disposé au moins partiellement au sein d'une région active (10) du substrat (1) limitée par une région isolante (2). Ce circuit comprend en outre une structure capacitive (STC) possédant une première électrode destinée à être reliée à un premier potentiel (GND), une deuxième électrode destinée à être reliée à un deuxième potentiel (Vdd), l'une des deux électrodes étant située au moins en partie dans la région isolante (2) ; la structure capacitive (STC) est ainsi configurée pour permettre également une réduction de contraintes en compression dans ladite région active.

公开(公告)号：FR2966953B1

公开(公告)日：2015-08-28

申请号：FR1004294

申请日：2010-11-02

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TEGLIA YANNICK

公开(公告)号：FR3007185B1

公开(公告)日：2015-06-19

申请号：FR1355439

申请日：2013-06-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC

IPC: G11C14/00

公开(公告)号：FR3014267A1

公开(公告)日：2015-06-05

申请号：FR1455591

申请日：2014-06-18

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： GAILHARD BRUNO ,  JOLY YOHAN

IPC: H03K19/0185 ,  H03M1/12

Abstract: Procédé de caractérisation d'un procédé de fabrication de transistors MOS, comprenant une génération (190) à partir d'un circuit (CXT) externe auxdits transistors MOS, d'au moins un courant représentatif d'au moins un courant de fuite d'au moins un transistor MOS à l'état bloqué, une délivrance dudit au moins un courant à au moins un condensateur auxiliaire (CX), et une génération (191) d'un signal impulsionnel à partir de la charge et de la décharge dudit au moins un condensateur auxiliaire, et une analyse (192) de l'écart entre les impulsions, cet écart étant d'autant plus faible que lesdites fuites sont importantes.

公开(公告)号：FR3009430A1

公开(公告)日：2015-02-06

申请号：FR1357766

申请日：2013-08-05

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： GOASDUFF YOANN ,  MARZAKI ABDERREZAK

IPC: H01L21/82 ,  H01L21/30 ,  H01L21/71 ,  H01L27/10 ,  H01L29/732

Abstract: Selon un mode de mise en œuvre, le procédé comprend a) une formation dans ledit au moins un élément (1) d'au moins un bloc en saillie (BLC), b) un recouvrement dudit au moins un bloc en saillie (BLC) par une première couche de recouvrement (2) de façon à former au-dessus du bloc en saillie (BLC) un monticule concave (20) auto-aligné avec ledit bloc en saillie et tournant sa concavité vers le bloc en saillie, c) une formation dans le monticule (20) d'une première tranchée (TRI) auto-alignée avec le monticule et le bloc en saillie jusqu'à atteindre le bloc en saillie, d) une gravure (GR2) du bloc en saillie (BLC) utilisant le monticule (20) et sa première tranchée (TRI) comme masque de gravure de façon à former une deuxième tranchée (TR2) dans ledit bloc en saillie auto-alignée avec la première tranchée (TRI) et e) au moins un retrait du reliquat de première couche de recouvrement (2), ledit motif (MTF) comportant ladite deuxième tranchée (TR2) ainsi que les parties non gravées (BLCa, BLCb) du bloc en saillie délimitant ladite deuxième tranchée (TR2).

公开(公告)号：FR3007198A1

公开(公告)日：2014-12-19

申请号：FR1355476

申请日：2013-06-13

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： RIVERO CHRISTIAN ,  BOUTON GUILHEM ,  FORNARA PASCAL

IPC: H01L21/762 ,  H01L21/336 ,  H01L29/78

Abstract: Circuit intégré, comprenant un substrat (1) et au moins un transistor NMOS (TRN) ayant au sein du substrat (1) une région active (10) entourée par une région isolante (2). Ladite région isolante (2) comporte au moins une zone dans laquelle elle possède deux domaines isolants (20, 21) mutuellement séparés par une région de séparation (11) formée par une partie du substrat.

公开(公告)号：FR3007195A1

公开(公告)日：2014-12-19

申请号：FR1355477

申请日：2013-06-13

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： RIVERO CHRISTIAN ,  BOUTON GUILHEM ,  FORNARA PASCAL

IPC: H01L21/336 ,  H01L29/772

Abstract: Le circuit intégré, comprend un substrat (1) et au moins un transistor NMOS (TRN) ayant au sein du substrat (1) une région active (10) entourée par une région isolante (2) et une région isolante supplémentaire (4) disposée au-dessus de la région de grille du transistor, de la région active et de la région isolante. Ledit au moins un transistor NMOS comprend au moins une région de contact métallique (9) traversant ladite région isolante supplémentaire et venant contacter au moins la face supérieure d'une portion de ladite région isolante.

公开(公告)号：FR3007186A1

公开(公告)日：2014-12-19

申请号：FR1355440

申请日：2013-06-12

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： TAILLIET FRANCOIS ,  BATTISTA MARC

IPC: G11C14/00

Abstract: Dispositif de mémoire, comprenant au moins une cellule-mémoire (CEL) comportant une cellule-mémoire élémentaire du type SRAM (CELSR) et une unique cellule-mémoire élémentaire non volatile du type EEPROM (E1) connectée entre une borne d'alimentation (BAL) et la cellule-mémoire élémentaire du type SRAM (CELSR).