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公开(公告)号：KR1019930007645B1
公开(公告)日：1993-08-14
申请号：KR1019900016835
申请日：1990-10-18
Applicant: 삼성전자주식회사
IPC: H03K3/00
Abstract: The circuit comprises on oscillation section generating oscillation signal without varying oscillation period by compensating resistance according to temperature variation, a voltage pump drive section outputting a clock signal with 180≦̸phase difference by an oscillating signal from by the oscillating sect., a voltage pump. generating the substrate voltage by the clock signal of the voltage pump drive sect., a level detection section generating the clock signal when a constant voltage is not maintained, and an oscillation drive section maintaining a stable oscillating operation.
Abstract translation: 电路包括振荡部分，通过根据温度变化补偿电阻而产生振荡信号而不改变振荡周期;电压泵驱动部分，通过振荡部分的振荡信号输出具有180和nlE的时钟信号;电压泵。 通过电压泵驱动部的时钟信号产生基板电压，在不保持恒定电压时产生时钟信号的电平检测部，以及保持稳定的振荡动作的振荡驱动部。
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Patent Agency Ranking
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公开(公告)号：KR1019930008843A
公开(公告)日：1993-05-22
申请号：KR1019910019192
申请日：1991-10-30
Applicant: 삼성전자주식회사
IPC: G11C11/40
Abstract: 본 발명은 로우디토더에 의하여 선택되고 워드라인드라이버내에서 워드라인구동능력에 의하여 필요한 구동전압을 공급받는 복수개의 워드라인들을 구비하는 반도체메모리장치에 있어서, 하나의 로우디코더에 대응하는 워드라인들중에서 상기 하나의 워드라인구동클럭을 공통으로 공급받는 워드라인들중의 하나만을 제외한 나머지의 워드라인이 상기 하나의 로우디코더에 이웃하는 다른 하나의 로우디코더에 대응하는 워드라인들중에서 상기 하나의 워드라인구동클럭을 공통으로 공급받는 워드라인들중의 하나만을 제외한 나머지의 워드라인과 상기 워드라인 드라이버내에서 서로 꼬여있음을 특징으로 하는 반도체메모리장치이다.
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公开(公告)号：KR1019930003005B1
公开(公告)日：1993-04-16
申请号：KR1019900012902
申请日：1990-08-18
Applicant: 삼성전자주식회사
IPC: H03K5/04
Abstract: The delay circuit uses MOS transistors as a resistor connected to the constant and ground voltages (Vcc,Vss) to reduce the variation of dely time. The circuit comprises a number of delay units (10,11,...) including an inverter (INV1) for inverting an input clock signal, P,N-MOS transistors (P1,N1) drived by the constant and ground voltages (Vcc,Vss), P,N-MOS transistors (P2,N2) connected to the drains and sources of the transistors (P1,N1) respectively and having variable resistance values according to the temperature and Vcc variation and a delay capacitor (C1) connected to the inverter to charge the clock signal, and a driving unit (200) connected to the gates of the transistors (P2,N2).
Abstract translation: 延迟电路使用MOS晶体管作为连接到恒定和接地电压（Vcc，Vss）的电阻器来减少时间的变化。 电路包括多个延迟单元（10,11，...），包括用于使输入时钟信号反相的反相器（INV1），由常数和接地电压（Vcc）驱动的P，N-MOS晶体管（P1，N1） ，Vss），分别连接到晶体管（P1，N1）的漏极和源极的P，N-MOS晶体管（P2，N2），并且具有根据温度和Vcc变化的可变电阻值和连接的延迟电容器（C1） 到所述逆变器对所述时钟信号进行充电;以及驱动单元（200），连接到所述晶体管（P2，N2）的栅极。
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公开(公告)号：KR1019920017111A
公开(公告)日：1992-09-26
申请号：KR1019910002606
申请日：1991-02-19
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 내용 없음
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公开(公告)号：KR1019920010633A
公开(公告)日：1992-06-26
申请号：KR1019900019590
申请日：1990-11-30
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 내용 없음.
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