公开(公告)号：KR1019980015772A

公开(公告)日：1998-05-25

申请号：KR1019960035210

申请日：1996-08-23

Applicant: 삼성전자주식회사

Inventor： 박완재

IPC: H01L21/304

Abstract: 본 발명은 상대적으로 작은 선폭 크기를 갖는 콘택홀을 형성시키기 위하여 포토레지스트를 UV 베이킹처리한 결과 발생되는 반응 부산물 및 건식 식각 공정의 결과 발생되는 불순물 입자를 제거하기 위한 반도체 웨이퍼의 세정 방법에 관하여 기재하고 있다. 이는 실리콘 기판상에 형성된 도전층의 전면에 층간 절연막을 형성시키는 단계, 상기 층간 절연막상에 소정 형상의 제1감광층 패턴을 형성시키는 단계, 상기 제1감광층 패턴을 UV 베이킹시켜서 상대적으로 작은 선폭 크기를 갖는 제2감광층 패턴을 형성시키는 단계, 상기 제2감광층 패턴을 식각 마스크로 사용하는 건식 식각 공정에 의하여 상기 층간 절연막의 일부를 제거함으로서 소정 선폭 크기의 콘택홀을 형성시키는 단계, 상기 층간 절연막상에 잔존하는 상기 제2감광층 패턴 및 반응 부산물을 제거하는 단계로 이루어지고, 상기 반응 부산물은 황산 용액으로 세정 처리하는 제1세정 공정 및 수산화 나트륨 및 과산화수소를 포함하는 혼합 용액으로 세정처리하는 제2세정 공정에 의하여 제거된다. 따라서, 본 발명에 따르면, 상대적으로 작은 선폭 크기를 갖는 콘택홀을 형성시키기 위하여 포토레지스트를 UV 베이킹처리한 결과 발생되는 폴리머성분 및 건식 식각 공정 결과 발생되는 불순물 입자를 효과적으로 제거할 수 있다.

公开(公告)号：KR1019980011972A

公开(公告)日：1998-04-30

申请号：KR1019960031245

申请日：1996-07-29

Applicant: 삼성전자주식회사

Inventor： 박완재 ,  정우영

IPC: H01L21/302

公开(公告)号：KR1019970052482A

公开(公告)日：1997-07-29

申请号：KR1019950066951

申请日：1995-12-29

Applicant: 삼성전자주식회사

Inventor： 추창웅 ,  박완재

IPC: H01L21/28

Abstract: 저결함 및 고신뢰도를 지니는 반도체 장치를 제조하는 방법에 관해 개시한다. 본 발명은 반도체 기판상에 형성된 패터닝하고자 하는 층위에 포토레지스트 패턴을 형성한 후, 결과물 전면에 이방성 식각을 실시하여 패터닝하고자 하는 층을 식각하는 단계로 이루어진 반도체 장치 미세패턴 형성방법에 있어서, 상기 이방성 식각시 부수적으로 발생하는 식각부산물과 패터닝 하고자 하는 층간의 식각선택비를 낮추어 상기 식각부산물이 상기 패터닝하고자 하는 층의 식각과정중에 완전히 제거될 수 있도록 CHF
3 /CF
4 값이 1.5이하인 이방성 식각 기체를 사용하는 것을 특징으로 하는 반도체 장치 미세패턴 형성방법을 제공한다.
본 발명에 따르면 식각잔류물을 형성하도록 하는 원인이 되는 식각부산물이 식각대상막질의 식각과 동시에 제거되어 식각잔류물이 형성이 방지된다. 따라서 상기 방법에 의해 형성된 패턴이 접촉개구부를 형성하는 경우에 접촉 저항이 감소되고 기타 패턴의 경우에는 식각 잔류물에 의한 오염에 의한 결함8생성도 방지되어 저결함 고신뢰도의 반도체 장치를 제조할 수 있게 된다.

公开(公告)号：KR1020080020938A

公开(公告)日：2008-03-06

申请号：KR1020070077761

申请日：2007-08-02

Applicant: 삼성전자주식회사

Inventor： 장종광 ,  박완재 ,  박재언 ,  이민호 ,  미쉬라,샤일렌드라

IPC: H01L21/28

CPC classification number: H01L21/28518 ,  H01L21/76802 ,  H01L21/76832 ,  H01L21/76877 ,  H01L21/823871

Abstract: A method for manufacturing a semiconductor device is provided to stably form a bottom surface of a contact plug on an upper surface of a silicide layer or to stably form a contact plug within a contact hole formed inside the silicide layer. A first and second transistor regions are defined on a semiconductor substrate(100). A gate electrode having a first silicide layer(127a) and a first transistor having a first conductive type source/drain region, a gate electrode having a second silicide layer(127b), and a second transistor having a second conductive type source/drain region are formed in the first and second transistor regions. A first and second stress layers are formed in the first and second transistor regions, respectively. The first and second stress layers are overlapped on a third silicide layer(127c) formed in a boundary between the first and second transistor regions. The second stress layer is removed from the third silicide layer. An interlayer dielectric is formed on the semiconductor substrate. A contact hole is formed in the interlayer dielectric. A contact plug is formed to bury the contact hole.

Abstract translation: 提供一种制造半导体器件的方法，以在硅化物层的上表面上稳定地形成接触插塞的底面，或者在形成在硅化物层内的接触孔内稳定地形成接触塞。 第一和第二晶体管区域限定在半导体衬底（100）上。 具有第一硅化物层（127a）和具有第一导电型源极/漏极区域的第一晶体管的栅电极，具有第二硅化物层（127b）的栅极电极和具有第二导电型源极/漏极区域的第二晶体管 形成在第一和第二晶体管区域中。 第一和第二应力层分别形成在第一和第二晶体管区域中。 第一和第二应力层重叠在形成在第一和第二晶体管区域之间的边界上的第三硅化物层（127c）上。 从第三硅化物层去除第二应力层。 在半导体衬底上形成层间电介质。 在层间电介质中形成接触孔。 形成接触塞以埋置接触孔。

公开(公告)号：KR100546337B1

公开(公告)日：2006-01-26

申请号：KR1020030044852

申请日：2003-07-03

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  이수근 ,  박완재 ,  김재학

IPC: H01L21/28

CPC classification number: H01L21/76808

Abstract: 듀얼 다마신 영역이 형성되는 절연막은 유전율 3.3 이하의 하이브리드형 절연막으로, 비아 충전재는 탄소가 없는 무기물로 형성하는 듀얼 다마신 배선 제조 방법이 제공된다. 전기적 특성이 향상되고 결함이 발생하지 않는 듀얼 다마신 배선 제조 방법이 제공된다.
듀얼 다마신, 하이브리드형 저유전율막, 유기 실리케이트 글래스, HSQ

公开(公告)号：KR100441685B1

公开(公告)日：2004-07-27

申请号：KR1020020057192

申请日：2002-09-19

Applicant: 삼성전자주식회사

Inventor： 박완재 ,  김일구 ,  하상록 ,  이경우

IPC: H01L21/28

CPC classification number: H01L21/76808

Abstract: A dual damascene process is disclosed. According to the dual damascene process of the present invention, a first recessed region through an intermetal dielectric layer is filled with a bottom protecting layer, and the bottom protecting layer and the intermetal dielectric layer are simultaneously etched to form a second recessed region that has a shallower depth and wider width than the first recessed region on the first recessed region by using an etch gas selectively etches the intermetal dielectric layer with respect to the bottom protecting layer. In other words, the etch selectivity ratio, the intermetal dielectric layer with respect to the bottom protecting layer, is preferably about 0.5 to about 1.5. Thus, it is possible to form a dual damascene structure without the formation of a byproduct or an oxide fence.

Abstract translation: 公开了一种双镶嵌工艺。 根据本发明的双镶嵌工艺，通过金属间电介质层的第一凹陷区域填充有底部保护层，并且同时蚀刻底部保护层和金属间电介质层以形成第二凹陷区域，该第二凹陷区域具有 通过使用蚀刻气体，比第一凹陷区域上的第一凹陷区域更浅的深度和更宽的宽度选择性地蚀刻金属间电介质层相对于底部保护层。 换句话说，蚀刻选择比，金属间电介质层相对于底部保护层的厚度优选为约0.5至约1.5。 因此，可以形成双镶嵌结构而不形成副产品或氧化栅栏。

公开(公告)号：KR1020030079132A

公开(公告)日：2003-10-10

申请号：KR1020020017949

申请日：2002-04-02

Applicant: 삼성전자주식회사

Inventor： 이수근 ,  정주혁 ,  김일구 ,  이경우 ,  박완재 ,  김재학

IPC: H01L21/28

CPC classification number: H01L21/76831 ,  H01L21/316 ,  H01L21/31612 ,  H01L21/31629 ,  H01L21/31633 ,  H01L21/31695 ,  H01L21/76808 ,  H01L21/76835 ,  H01L2221/1036

Abstract: PURPOSE: An intermetal dielectric pattern and a method for forming the same are provided to be capable of preventing the generation of photoresist residuals and reducing the thickness of a photoresist layer deposited when carrying out a via hole patterning process by using an upper capping layer. CONSTITUTION: After forming a lower metal line(110) at the upper portion of a semiconductor substrate, an intermetal dielectric is formed on the entire surface of the resultant structure by sequentially depositing a lower insulating layer(130) and an upper insulating layer(150). A via hole(180) is formed by patterning the intermetal dielectric for exposing the upper surface of the lower metal line. An upper capping layer(190) is then formed on the entire surface of the resultant structure. A trench line is formed by sequentially patterning the upper capping layer and the upper insulating layer for exposing the upper portion of the via hole.

Abstract translation: 目的：提供一种金属间电介质图案及其形成方法，以能够防止在通过使用上盖层进行通孔图案形成工艺时沉积的光致抗蚀剂层的产生而产生光致抗蚀剂残留物。 构成：在半导体衬底的上部形成下金属线（110）之后，通过依次沉积下绝缘层（130）和上绝缘层（150），在所得结构的整个表面上形成金属间电介质 ）。 通过图案化金属间电介质以暴露下金属线的上表面来形成通孔（180）。 然后在所得结构的整个表面上形成上覆盖层（190）。 通过顺序地图案化上覆盖层和上绝缘层以暴露通孔的上部而形成沟槽线。

公开(公告)号：KR1020020045028A

公开(公告)日：2002-06-19

申请号：KR1020000074317

申请日：2000-12-07

Applicant: 삼성전자주식회사

Inventor： 전정식 ,  민경진 ,  박완재 ,  지경구

IPC: H01L27/10

CPC classification number: H01L21/76831 ,  H01L21/76877 ,  H01L21/76897

Abstract: PURPOSE: A method for manufacturing a semiconductor device capable of forming a pad without void in performing a self-align contact etch processing is provided to prevent an undercut and a void by forming passivation spacers. CONSTITUTION: A conductive pattern(18) made of a gate insulating layer(12), a gate electrode(14) and a capping layer(16) is formed on a substrate(10). Then, an interlayer dielectric is formed on the resultant structure. After mask pattern is formed on the interlayer dielectric, an interlayer dielectric pattern(22a) having a contact hole for the exposure of the substrate(10) is formed by a self-align contact etch of the interlayer dielectric using the mask pattern as an etch mask. Passivation spacers(32a) are formed on both sidewalls of the mask pattern and the interlayer dielectric pattern(22a), thereby preventing the undercut on the contact surface between the mask pattern and the interlayer dielectric pattern(22a). A conductive layer for pad is formed on the entire surface of the resultant structure so as to fill up the contact hole. At this time, no void is formed. A pad(34a) buried into the contact hole is formed by planarizing the conductive layer for pad.

Abstract translation: 目的：提供一种能够在进行自对准接触蚀刻处理时能够形成无空隙的衬底的半导体器件的制造方法，以通过形成钝化间隔物来防止底切和空隙。 构成：在基板（10）上形成由栅极绝缘层（12），栅电极（14）和覆盖层（16）构成的导体图案（18）。 然后，在所得结构上形成层间电介质。 在层间电介质上形成掩模图案之后，通过使用掩模图案作为蚀刻的层间电介质的自对准接触蚀刻形成具有用于曝光基板（10）的接触孔的层间电介质图案（22a） 面具。 钝化间隔物（32a）形成在掩模图案和层间电介质图案（22a）的两个侧壁上，从而防止掩模图案和层间电介质图案（22a）之间的接触表面上的底切。 在所得结构的整个表面上形成用于焊盘的导电层，以便填充接触孔。 此时，没有空隙形成。 通过平坦化用于焊盘的导电层来形成埋入接触孔中的焊盘（34a）。

公开(公告)号：KR1020020041224A

公开(公告)日：2002-06-01

申请号：KR1020000071033

申请日：2000-11-27

Applicant: 삼성전자주식회사

Inventor： 박완재 ,  민경진 ,  전정식

IPC: H01L21/316

CPC classification number: H01L21/31144 ,  H01L21/02126 ,  H01L21/02164 ,  H01L21/02222 ,  H01L21/02282 ,  H01L21/02326 ,  H01L21/02337 ,  H01L21/31138 ,  H01L21/3125 ,  H01L21/76837

Abstract: PURPOSE: A formation method of an interlayer dielectric is provided to fill a gap between conductive lines without a void or a crack by a dry etch-back using a defined etching gas between a baking processing and a thermal treatment. CONSTITUTION: Conductive lines(106) layered with a conductive layer(102) and a hard mask(104) are formed on a substrate(100). Then, a SOG(Spin On Glass)(108) of a polysilazane system is deposited on the entire surface of the resultant structure. The SOG(108) is baked by two-step processing and is then etched to expose the upper surface of the conductive lines(106) with an etching gas. At this time, the etching gas composed of carbon and fluorine elements has over 0.5 in the ratio of C/F. A silicon oxide is formed by performing a thermal treatment on the residual SOG(108).

Abstract translation: 目的：提供层间电介质的形成方法，以在烘烤处理和热处理之间使用限定的蚀刻气体，通过干蚀刻来填充导线之间的间隙而没有空隙或裂纹。 构成：在基板（100）上形成层叠有导电层（102）和硬掩模（104）的导电线（106）。 然后，将聚硅氮烷系统的SOG（旋转玻璃）（108）沉积在所得结构的整个表面上。 SOG（108）通过两步处理进行烘烤，然后进行蚀刻以用蚀刻气体暴露导电线（106）的上表面。 此时，由碳氟元素构成的蚀刻气体以C / F的比例超过0.5。 通过对剩余的SOG（108）进行热处理来形成氧化硅。

公开(公告)号：KR100327341B1

公开(公告)日：2002-03-06

申请号：KR1019990046909

申请日：1999-10-27

Applicant: 삼성전자주식회사

Inventor： 김지수 ,  안태혁 ,  이원석 ,  박완재

IPC: H01L21/306

CPC classification number: H01L21/32137 ,  H01L21/31144

Abstract: 폴리실리콘하드마스크를사용하는반도체소자의제조방법및 그제조장치에관하여개시한다. 본발명에따른반도체소자의제조방법에서는반도체기판상에제1층을형성한다. 상기제1층위에상기제1층의일부를노출시키는폴리실리콘하드마스크를형성한다. 상기폴리실리콘하드마스크를에칭마스크로하여상기제1층의노출부분을건식에칭하여상기제1층에개구를형성한다. 상기반도체기판의주면(主面)과대략평행한방향으로공급되는에칭가스를사용하여상기폴리실리콘하드마스크를건식에칭한다. 본발명에따른반도체소자의제조장치는반도체기판을회전가능하게지지하는스핀척을구비한반응챔버와, 상기반도체기판상의불필요한막을제거하는데 기여하는프로세스가스를상기반응챔버에공급하는가스공급장치와, 상기가스공급장치로부터도입되는상기프로세스가스를상기반응챔버내에서상기반도체기판의주면과대략평행한방향으로분사하기위한가스분사장치와, 상기반응챔버로부터의가스를배출시키기위한배출장치를구비한다.