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    칩 적층 패키지
    32.
    发明公开
    칩 적층 패키지 有权
    芯片堆栈包

    公开(公告)号：KR1020090043896A

    公开(公告)日：2009-05-07

    申请号：KR1020070109698

    申请日：2007-10-30

    Applicant: 삼성전자주식회사

    Inventor： 강선원 ,  백승덕 ,  이종주

    IPC: H01L23/12

    CPC classification number: H01L25/0657 ,  H01L2224/05573 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/15311

    Abstract: 본 발명의 칩 적층 패키지는 접착층을 매개로 하여 적층된 복수개의 칩들과, 칩들을 관통하여 칩들을 전기적으로 연결하는 관통 비아 전극을 포함한다. 관통 비아 전극은 파워 공급 관통 비아 전극, 그라운드 관통 비아 전극 및 신호 전달 관통 비아 전극으로 나뉘어지고, 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극과, 신호 전달 관통 비아 전극은 서로 다른 물질로 구성할 수 있다. 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극을 구성하는 물질의 비저항은 신호 전달 관통 비아 전극을 구성하는 물질의 비저항보다 작게 구성할 수 있다. 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극은 구리로 구성하고, 신호 전달 관통 비아 전극은 불순물이 도핑된 다결정 실리콘으로 구성할 수 있다.

    반도체 패키지
    34.
    发明公开
    반도체 패키지 无效
    半导体封装

    公开(公告)号：KR1020080051197A

    公开(公告)日：2008-06-11

    申请号：KR1020060121850

    申请日：2006-12-05

    Applicant: 삼성전자주식회사

    Inventor： 문성호 ,  강선원 ,  백승덕

    IPC: H01L23/48

    CPC classification number: H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/4824 ,  H01L2224/73215 ,  H01L2924/00014 ,  H01L2924/00

    Abstract: A semiconductor package is provided to improve the electric characteristic of the semiconductor package by enlarging a ground terminal and a power terminal relative to a signal terminal. A semiconductor chip is mounted on a substrate(100), and a terminal pattern is disposed on the substrate and is electrically connected to the semiconductor chip. The terminal pattern has plural signal terminals(130) having a first area, a ground terminal(110) having a second area larger than the first area, and a power terminal(120) having a third area larger than the first area. The ground terminal and the power terminal are spaced apart from each other, and the signal terminal is interposed between the ground terminal and the power terminal.

    Abstract translation: 提供半导体封装以通过相对于信号端放大接地端子和电源端子来改善半导体封装的电特性。 半导体芯片安装在基板（100）上，并且端子图案设置在基板上并与半导体芯片电连接。 端子图案具有多个具有第一区域的信号端子（130），具有大于第一区域的第二区域的接地端子（110）和具有大于第一区域的第三区域的电力端子（120）。 接地端子和电源端子彼此间隔开，信号端子插在接地端子和电源端子之间。

    반도체 메모리 모듈 및 반도체 메모리 모듈에서의 터미널배치 방법
    35.
    发明授权
    반도체 메모리 모듈 및 반도체 메모리 모듈에서의 터미널배치 방법 失效
    半导体存储器模块和半导体存储器模块中端子的安装方法

    公开(公告)号：KR100791003B1

    公开(公告)日：2008-01-03

    申请号：KR1020060115421

    申请日：2006-11-21

    Applicant: 삼성전자주식회사

    Inventor： 백승덕 ,  강선원

    IPC: G11C7/10

    CPC classification number: H05K1/181 ,  G11C5/025 ,  G11C5/04 ,  H01L25/0655 ,  H01L2924/0002 ,  H05K2201/09418 ,  H05K2201/10159 ,  Y02P70/611 ,  H01L2924/00

    Abstract: A semiconductor memory module and a method of arranging terminals in the semiconductor memory module are provided to minimize the length of a stub. A semiconductor memory module comprises a first semiconductor memory device and a second semiconductor memory device. Some of terminals of the first semiconductor memory device are arranged in an edge region adjacent to the semiconductor memory device among edge regions of the first semiconductor memory device. Some of terminals of the second semiconductor memory device are arranged in an edge region adjacent to the first semiconductor memory device among edge regions of the second semiconductor memory device. The terminals of the first semiconductor memory device and the terminals of the second semiconductor memory device are arranged symmetrically each other.

    Abstract translation: 提供半导体存储器模块和在半导体存储器模块中布置端子的方法以最小化短截线的长度。 半导体存储器模块包括第一半导体存储器件和第二半导体存储器件。 第一半导体存储器件的一些端子被布置在与第一半导体存储器件的边缘区域中的与半导体存储器件相邻的边缘区域中。 第二半导体存储器件的一些端子被布置在与第二半导体存储器件的边缘区域中的与第一半导体存储器件相邻的边缘区域中。 第一半导体存储器件的端子和第二半导体存储器件的端子彼此对称地布置。

    웨이퍼 레벨 패키지 및 그 제조방법
    39.
    发明公开
    웨이퍼 레벨 패키지 및 그 제조방법 无效
    WAFER LEVEL包装及其制造方法

    公开(公告)号：KR1020060058954A

    公开(公告)日：2006-06-01

    申请号：KR1020040098009

    申请日：2004-11-26

    Applicant: 삼성전자주식회사

    Inventor： 백승덕 ,  강선원 ,  이동호 ,  이종주 ,  박상욱

    IPC: H01L23/12 ,  H01L23/00

    CPC classification number: H01L24/27 ,  H01L23/3114 ,  H01L23/522 ,  H01L24/11 ,  H01L24/12 ,  H01L24/28 ,  H01L24/94 ,  H01L25/074

    Abstract: 본 발명은 웨이퍼 레벨 패키지에 관한 것으로서, 반도체칩과, 그 반도체칩상에 연장 형성된 재배선 메탈라인(redistributed metal line)들과, 그 재배선 메탈라인들 각각에 대해 2 이상의 외부접속용 패드를 한정하는 2 이상의 절연층개구부(開口部)들이 마련되며 그 재배선 메탈라인들 및 그 반도체칩상에 적층되는 절연층을 포함하는 것을 특징으로 한다. 또한 본 발명은 웨이퍼 레벨 패키지의 제조방법에 관한 것으로서, 각각 칩패드들을 갖는 복수의 반도체칩이 배치된 웨이퍼가 준비되는 단계와, 그 반도체칩상에 그 칩패드들이 노출되도록 하부절연층이 적층되는 단계와, 그 칩패드들과 각각 접속되며 그 하부절연층상에서 연장되는 재배선 메탈라인들이 형성되는 단계와, 그 재배선 메탈라인들 각각에 대해 2 이상의 외부접속용 패드를 한정하는 2 이상의 상부절연층개구부(開口部)들이 마련된 상부절연층이 그 재배선 메탈라인들 및 그 하부절연층상에 적층되는 단계를 포함하는 것을 특징으로 한다.
    이에 따라, 하나의 재배선 메탈라인에 대해 접속 가능한 단자부가 2 이상의 복수개가 될 수 있어 멀티칩 패키지에 본 발명에 따른 웨이퍼 레벨 패키지가 적용되는 경우에 그 멀티칩 패키지의 다른 반도체소자들과 다양한 전기적 연결이 가능해져 멀티칩 패키지에 대한 설계 유연성(design flexibility)이 향상된다.

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