公开(公告)号：KR102245132B1

公开(公告)日：2021-04-28

申请号：KR1020140057949

申请日：2014-05-14

Applicant: 삼성전자주식회사

Inventor： 강효순 ,  강선원 ,  박준영 ,  윤태영 ,  황두희

IPC: H01L23/48 ,  H01L21/60

Abstract: 인쇄회로기판은상면및 하면을구비한베이스기판과, 베이스기판의하면에형성되되, 방사방향으로이격되어적어도하나이상의방사형패드그룹을이루는복수의솔더볼 패드와, 복수의솔더볼 패드각각과연결되어방사형패드그룹의내부영역으로연장되는복수의제1 트레이스와, 복수의제1 트레이스각각과연결되어방사형패드그룹의외부영역으로연장되는복수의제2 트레이스를포함한다.

公开(公告)号：KR1020170050686A

公开(公告)日：2017-05-11

申请号：KR1020150152541

申请日：2015-10-30

Applicant: 삼성전자주식회사

Inventor： 권석홍 ,  정상남 ,  강선원 ,  이희진

IPC: H01L25/065 ,  H01L25/07 ,  H01L23/00 ,  H01L23/495 ,  H01L21/48

CPC classification number: H01L25/18 ,  H01L23/3128 ,  H01L23/49838 ,  H01L24/17 ,  H01L24/32 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L25/0652 ,  H01L25/0655 ,  H01L2224/16227 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48106 ,  H01L2224/48227 ,  H01L2224/49175 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2225/0651 ,  H01L2225/06517 ,  H01L2225/0652 ,  H01L2225/06572 ,  H01L2924/00014 ,  H01L2924/1434 ,  H01L2924/15747 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2924/00012

Abstract: 대용량을제공하면서도박형화가가능한반도체패키지를제공한다. 본발명에따른반도체패키지는상면및 하면에각각본딩패드와연결패드를가지는패키지베이스기판, 패키지베이스기판상에부착되며제1A 반도체칩, 제1B 반도체칩, 제2A 반도체칩 및제2B 반도체칩으로이루어지며각각의상면의제1 에지에인접하도록배치되는복수개의칩 패드를가지는 4개의반도체칩 및칩 패드와본딩패드를전기적으로연결하는본딩와이어를포함하며, 4개의반도체칩은각각의제1 에지가패키지베이스기판의서로다른에지를향하도록패키지베이스기판상에배치된다.

Abstract translation: 并且提供可以在提供大容量的同时变薄的半导体封装。 根据本发明的半导体封装是由上，下表面的附接至封装基座，具有一个连接垫，并且每个键合焊盘权利要求1A半导体芯片，第1B半导体芯片，所述2A半导体芯片mitje 2B半导体芯片的封装基础基板 它成为包括一个接合线电连接到所述四个半导体芯片mitchip垫和具有多个芯片焊盘设置在相邻的每个顶部面的第一边缘，四个半导体芯片的键合焊盘，每个第一边缘 设置在封装基板上以面对封装基板的不同边缘。

公开(公告)号：KR101666192B1

公开(公告)日：2016-10-14

申请号：KR1020100009641

申请日：2010-02-02

Applicant: 삼성전자주식회사

Inventor： 차승용 ,  강선원

IPC: G11C5/02 ,  G11C5/06 ,  G11C7/10 ,  H03K19/003 ,  H01L25/065

CPC classification number: H03K19/003

Abstract: 터미네이션저항을포함하는반도체칩 및반도체모듈에관해개시한다. 이를위해본 발명은, 복수개의메모리셀들, 반도체칩 상의센터영역에배치되며, 메모리셀들과연결된적어도하나의제 1 센터패드, 반도체칩 상의에지영역에배치되며, 제 1 전송선로와연결된적어도하나의제 1 에지패드, 반도체칩 상의에지영역에배치되며, 칩셋전압인가부와연결된적어도하나의제 2 에지패드, 제 1 센터패드와제 1 에지패드사이에연결된적어도하나의제 1 재배선패턴및 제 1 에지패드와제 2 에지패드사이에연결된적어도하나의제 2 재배선패턴을포함하는반도체칩 및반도체모듈을제공한다.

公开(公告)号：KR101406223B1

公开(公告)日：2014-06-30

申请号：KR1020070107817

申请日：2007-10-25

Applicant: 삼성전자주식회사

Inventor： 정현수 ,  이동호 ,  황성덕 ,  강선원 ,  백승덕

IPC: H01L27/00

CPC classification number: H01L25/0657 ,  H01L24/02 ,  H01L24/16 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/05548 ,  H01L2224/05567 ,  H01L2224/13023 ,  H01L2224/13024 ,  H01L2224/16112 ,  H01L2224/16147 ,  H01L2224/16237 ,  H01L2224/2518 ,  H01L2224/81141 ,  H01L2224/81191 ,  H01L2224/81365 ,  H01L2224/81385 ,  H01L2224/81805 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01322 ,  H01L2924/014

Abstract: 손상을 억제하고 높은 신뢰성을 확보할 수 있는 상호 연결부를 갖는 칩 온 칩 반도체 소자의 제조방법에 관해 개시한다. 이를 위해 본 발명은, 금속배선에 복수개의 불연속지점이 형성된 제1 반도체소자를 준비하고, 표면에 불연속지점에 대응하는 복수개의 범프가 형성된 제2 반도체 소자를 준비한 후, 제2 반도체 소자 위에 제1 반도체 소자를 정렬하여 제2 반도체 소자의 범프와 제1 반도체 소자에 있는 금속배선의 불연속지점을 연결하는 것을 특징으로 칩 온 칩(COC) 반도체소자의 제조방법을 제공한다. 따라서 반도체 소자의 고속화를 달성하고, 방열 특성을 개선하고, 다핀 접속이 가능하며 내장된 반도체 칩이 증가된 시스템 인 패키지(SIP: System In Package)를 구현할 수 있다.
칩 온 칩, 범프, 적층, 재배선.

公开(公告)号：KR1020110124993A

公开(公告)日：2011-11-18

申请号：KR1020100044498

申请日：2010-05-12

Applicant: 삼성전자주식회사

Inventor： 강선원 ,  임환식

IPC: H01L21/60

CPC classification number: H01L23/525 ,  H01L23/49894 ,  H01L24/11 ,  H01L24/13 ,  H01L24/14 ,  H01L24/29 ,  H01L24/30 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05647 ,  H01L2224/131 ,  H01L2224/13111 ,  H01L2224/13116 ,  H01L2224/13139 ,  H01L2224/1412 ,  H01L2224/29015 ,  H01L2224/29017 ,  H01L2224/29019 ,  H01L2224/29028 ,  H01L2224/291 ,  H01L2224/30151 ,  H01L2224/32106 ,  H01L2224/32227 ,  H01L2924/0001 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/181 ,  H01L21/56 ,  H01L21/563 ,  H01L21/568 ,  H01L2924/00014 ,  H01L2224/13099 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor chip, a semiconductor package including the same, and a manufacturing method thereof are provided to improve degree of freedom in a design by rewiring using a bump. CONSTITUTION: A passivation layer(130) is arranged on a semiconductor substrate. A plurality of virtual bumps(120) is arranged on the passivation layer. Penetration bumps are connected to the pad of the semiconductor substrate through the opening of the passivation layer. The size of the penetration bump is equal to the size of the virtual bump. The interval between the penetration bumps is longer than the interval between the virtual bumps.

Abstract translation: 目的：提供一种半导体芯片，包括该半导体芯片的半导体封装及其制造方法，以通过使用凸块重新布线来提高设计中的自由度。 构成：钝化层（130）布置在半导体衬底上。 多个虚拟凸块（120）布置在钝化层上。 穿透凸块通过钝化层的开口连接到半导体衬底的焊盘。 穿透凸块的尺寸等于虚拟凸块的尺寸。 穿透凸块之间的间隔长于虚拟凸块之间的间隔。

公开(公告)号：KR1020110090064A

公开(公告)日：2011-08-10

申请号：KR1020100009641

申请日：2010-02-02

Applicant: 삼성전자주식회사

Inventor： 차승용 ,  강선원

IPC: G11C5/02 ,  G11C5/06 ,  G11C7/10 ,  H03K19/003 ,  H01L25/065

CPC classification number: H03K19/003 ,  G11C5/02 ,  G11C5/06 ,  G11C7/10 ,  H01L25/0657

Abstract: PURPOSE: A semiconductor chip and a semiconductor module including the same are provided to minimize the physical distance between components by implementing a termination resistor as a re-interconnection pattern. CONSTITUTION: In a semiconductor chip and a semiconductor module including the same, at least one center pad(120) is arranged in a center area. A first center pad is connected to memory cells. At least one first edge pad(140) is arranged in an edge region. A first edge pad is connected to a first transmission line. At least one second edge pad(150) is arranged in an edge region. A second edge pad is connected to a chip set voltage supply unit(180). At least one first rewiring pattern(R1) is connected between a first center pad and a first edge pad At least one second rewiring pattern(R2) is connected between a first center pad and a first edge pad.

Abstract translation: 目的：提供一种半导体芯片和包括该半导体芯片的半导体模块，以通过实现终端电阻器作为再互连图案来最小化部件之间的物理距离。 构成：在半导体芯片和包括该半导体芯片的半导体模块中，至少一个中心焊盘（120）布置在中心区域中。 第一个中心焊盘连接到存储单元。 至少一个第一边缘焊盘（140）布置在边缘区域中。 第一边缘焊盘连接到第一传输线。 至少一个第二边缘焊盘（150）布置在边缘区域中。 第二边缘焊盘连接到芯片设置电压供应单元（180）。 至少一个第一再布线图案（R1）连接在第一中心衬垫和第一边缘衬垫之间。至少一个第二重新布线图案（R2）连接在第一中心衬垫和第一边缘衬垫之间。

公开(公告)号：KR1020080051203A

公开(公告)日：2008-06-11

申请号：KR1020060121863

申请日：2006-12-05

Applicant: 삼성전자주식회사

Inventor： 백승덕 ,  강선원

IPC: H01L23/12

CPC classification number: H01L25/18 ,  H01L21/568 ,  H01L24/16 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0554 ,  H01L2224/0557 ,  H01L2224/05571 ,  H01L2224/05573 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2225/06517 ,  H01L2225/0652 ,  H01L2225/06572 ,  H01L2924/00014 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2924/15153 ,  H01L2924/15165 ,  H01L2924/15311 ,  H01L2924/1532 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

Abstract: A chip stack package and a manufacturing method thereof are provided to improve the yield of a first chip since it is not necessary to increase the size of the first chip form formation of plugs. A chip stack package includes an intermediate substrate(110) having a recess(112), a first chip(130) mounted in the recess, and a second chip(140) disposed on the intermediate substrate, the second chip being electrically connected to the first chip. A package substrate(150) is disposed under the intermediate substrate, and plugs(120) penetrate the intermediate substrate to electrically connect the second chip with the package substrate. The recess is disposed at a lower portion of the intermediate substrate, and the first and second chips are electrically connected to each other through second plugs.

Abstract translation: 提供了一种芯片堆叠封装及其制造方法，以提高第一芯片的产量，因为不需要增加插头的第一芯片形成的尺寸。 芯片堆叠包括具有凹部（112），安装在凹部中的第一芯片（130）和设置在中间基板上的第二芯片（140）的中间基板（110），第二芯片电连接到 第一芯片 封装衬底（150）设置在中间衬底之下，并且插头（120）穿过中间衬底以将第二芯片与封装衬底电连接。 凹槽设置在中间基板的下部，第一和第二芯片通过第二插头彼此电连接。

公开(公告)号：KR100800486B1

公开(公告)日：2008-02-04

申请号：KR1020060117087

申请日：2006-11-24

Applicant: 삼성전자주식회사

Inventor： 강선원 ,  백승덕

IPC: G11C7/10 ,  G11C5/14

CPC classification number: G11C5/063 ,  H01L25/0657 ,  H01L25/18 ,  H01L2224/0554 ,  H01L2224/05573 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

Abstract: A semiconductor memory device having an improved signal transmission path and a driving method thereof are provided to provide a stable voltage signal with reduced noise to a memory cell, by providing a voltage signal to the memory cell directly. A semiconductor memory device(100) comprises a first semiconductor chip(110) and a second semiconductor chip(120). The first semiconductor chip comprises an input/output circuit to transmit and receive a voltage signal, a data signal and a control signal to/from the outside. The second semiconductor chip comprises a memory cell region for storing data. The first semiconductor chip and the second semiconductor chip have a stack structure. The semiconductor memory device receives a voltage signal through a signal path formed in the outside of the input/output circuit.

Abstract translation: 提供具有改进的信号传输路径及其驱动方法的半导体存储器件，通过向存储器单元直接提供电压信号，向存储单元提供具有降低噪声的稳定电压信号。 半导体存储器件（100）包括第一半导体芯片（110）和第二半导体芯片（120）。 第一半导体芯片包括用于向/从外部发送和接收电压信号，数据信号和控制信号的输入/输出电路。 第二半导体芯片包括用于存储数据的存储单元区域。 第一半导体芯片和第二半导体芯片具有堆叠结构。 半导体存储器件通过形成在输入/输出电路外部的信号路径接收电压信号。

公开(公告)号：KR100639702B1

公开(公告)日：2006-10-30

申请号：KR1020040098008

申请日：2004-11-26

Applicant: 삼성전자주식회사

Inventor： 백승덕 ,  강선원 ,  이동호 ,  이종주 ,  박상욱

IPC: H01L23/12 ,  H01L23/32 ,  H01L23/28

CPC classification number: H01L23/49833 ,  H01L23/3128 ,  H01L24/48 ,  H01L25/03 ,  H01L25/0657 ,  H01L2224/06135 ,  H01L2224/06136 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/4824 ,  H01L2224/73215 ,  H01L2225/0651 ,  H01L2225/0652 ,  H01L2225/06541 ,  H01L2225/06572 ,  H01L2225/06586 ,  H01L2225/06596 ,  H01L2924/00014 ,  H01L2924/01079 ,  H01L2924/15311 ,  H01L2924/19107 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 본 발명은 완성된 멀티칩 패키지의 한 구성요소가 되는 패키지된 반도체 다이에 관한 것으로서, 절연성기재 및 그 절연성기재상에 형성된 배선패턴을 갖는 다이용(die 用) 기판과, 소정의 테스트들을 통과하여 노운 굳 패키지(known good package)로 판정되고 그 다이용 기판상에 실장되며 그 배선패턴과 전기적으로 연결되는 반도체칩을 갖는 반도체 패키지와, 그 반도체 패키지를 봉지하는 봉지재를 포함하는 것을 특징으로 한다. 또한 본 발명은 패키지된 반도체 다이의 제조방법으로서, 절연성기재와 그 절연성기재상에 형성된 배선패턴를 갖는 다이용(die 用) 기판이 준비되는 단계와, 소정의 테스트들을 통과하여 노운 굳 패키지(known good package)로 판정된 반도체 패키지가 그 다이용 기판에 실장되어 그 반도체 패키지와 그 배선패턴이 전기적으로 연결되는 단계와, 그 반도체 패키지가 봉지재로 봉지되는 단계를 포함하는 것을 특징으로 한다.
이에 따라 본 발명에 따른 패키지된 반도체 다이에는 양불 테스트를 거친 검증된 반도체 패키지가 적용되기 때문에 양품여부가 불분명한 베어칩(bare chip)을 그대로 적용한 종래의 경우보다 제조시 수율이 향상되고, 본 발명에 따른 패키지된 반도체 다이 자체가 노운 굳 패키지가 되므로 멀티칩 패키지에 대한 대응성 및 설계 유연성(design flexibility)이 종래보다 향상된다.

公开(公告)号：KR1020060075124A

公开(公告)日：2006-07-04

申请号：KR1020040113688

申请日：2004-12-28

Applicant: 삼성전자주식회사

Inventor： 백승덕 ,  강선원 ,  이동호 ,  이종주 ,  박상욱

IPC: H01L23/02 ,  H01L23/48

CPC classification number: H01L25/105 ,  H01L23/3107 ,  H01L23/5385 ,  H01L24/48 ,  H01L24/73 ,  H01L24/97 ,  H01L2224/04042 ,  H01L2224/04105 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/4824 ,  H01L2224/48465 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2225/1005 ,  H01L2924/00014 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/15311 ,  H01L2924/18162 ,  H01L2924/19107 ,  H05K1/181 ,  H05K3/284 ,  H05K3/305 ,  H05K3/328 ,  H05K2201/10477 ,  H05K2201/10977 ,  H05K2203/049 ,  Y02P70/611 ,  H01L2224/85 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 솔더볼을 사용하지 않는 반도체 패키지 모듈 그 제조방법에 관해 개시한다. 이를 위해 본 발명은, 복수개의 반도체 소자가 탑재될 수 있는 모듈 보오드와, 모듈 보오드에 접착수단을 통해 탑재되고, 모듈 보오드와 와이어 본딩이 가능한 구조이고, 전기적 최종 검사가 완료된 반도체 패키지와, 반도체 패키지의 제2 본드패드와 상기 모듈 보오드의 본드 패드를 전기적으로 연결하는 제2 와이어와, 상기 제2 와이어 및 상기 반도체 패키지를 밀봉하는 제3 봉지수지를 구비하는 것을 특징으로 하는 반도체 패키지 모듈 및 그 제조방법을 제공한다. 이러한 반도체 패키지 모듈은 솔더볼을 사용하지 않기 때문에 신뢰성이 저하되는 문제를 극복할 수 있고, 전기적 검사가 끝난 반도체 패키지를 사용하기 때문에 모듈의 수율이 저하되는 문제를 개선할 수 있다.
반도체 패키지 모듈, 솔더 접합 신뢰도, 수율, COB.