公开(公告)号：KR1019940001467A

公开(公告)日：1994-01-11

申请号：KR1019920010771

申请日：1992-06-20

Applicant: 삼성전자주식회사

Inventor： 신헌종

IPC: H01L29/92

Abstract: 본 발명은 디커플링 커패시터의 형성방법에 관한 것으로, 디커플링 커패시터의 형성방법에 있어서 상기 디커플링 커패시터는 주변부의 활성영역을 제외한 나머지 부분에 형성되는 것을 특징으로 한다.
따라서, 본 발명은 별도의 영역을 디커플링 커패시터의 형성을 위하여 사용하지 않고도, 사용강도가 적은 주변부를 이용하여 큰 용량의 커패시터를 형성할 수 있다.

公开(公告)号：KR1019930017206A

公开(公告)日：1993-08-30

申请号：KR1019920000055

申请日：1992-01-06

Applicant: 삼성전자주식회사

Inventor： 신헌종 ,  심명섭 ,  홍석우

IPC: H01L29/78

公开(公告)号：KR1020170066914A

公开(公告)日：2017-06-15

申请号：KR1020150173138

申请日：2015-12-07

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  신헌종

IPC: H01L29/78 ,  H01L29/66 ,  H01L29/423 ,  H01L21/8234 ,  H01L29/417

CPC classification number: H01L29/66545 ,  H01L21/28114 ,  H01L21/76224 ,  H01L29/0653 ,  H01L29/66795 ,  H01L29/7851

Abstract: 반도체장치제조방법이제공된다. 반도체장치제조방법은제1 방향으로연장하는핀(fin)을형성하고, 핀을순차적으로덮고, 서로다른불순물농도를가지는복수개의반도체층들을포함하는더미층을형성하고, 더미층을식각하여, 더미게이트전극을형성하는것을포함한다.

Abstract translation: 提供了一种半导体器件制造方法。 一种制造半导体器件的方法包括：形成在第一方向上延伸的鳍;顺序地形成包括具有不同杂质浓度的多个半导体层的虚设层;刻蚀虚设层; 形成虚拟栅电极。

公开(公告)号：KR1020160133706A

公开(公告)日：2016-11-23

申请号：KR1020150066565

申请日：2015-05-13

Applicant: 삼성전자주식회사

Inventor： 김성민 ,  박선흠 ,  신헌종 ,  차동호

IPC: H01L29/78 ,  H01L29/423

CPC classification number: H01L21/823431 ,  H01L21/823481

Abstract: 소자분리특성을개선한반도체장치및 그제조방법이제공된다. 상기반도체장치는핀(fin)을정의하는제1 깊이의제1 트렌치; 상기제1 깊이보다더 깊은제2 깊이의제2 트렌치; 상기핀 상에, 상기핀과교차하고서로나란하게형성된제1 게이트와제2 게이트; 상기제1 게이트와상기제2 게이트사이에형성되고, 상기제1 깊이보다얕게형성된제3 트렌치; 및상기제1 트렌치내지제3 트렌치내에각각형성된제1 소자분리막내지제3 소자분리막을포함하고, 상기제1 소자분리막내지제3 소자분리막은서로다른물질을포함한다.

Abstract translation: 提供了形成半导体器件的半导体器件和方法。 所述方法可以包括形成翅片，在翅片的侧面上形成第一器件隔离层，形成延伸穿过第一器件隔离层的第二器件隔离层，形成穿过翅片的第一和第二栅极并形成第三器件隔离层 在第一和第二个门之间。 第一器件隔离层可以包括第一材料和第一深度处的最下表面。 第二装置隔离层可以包括第二材料和在比第一深度大的第二深度的最下表面。 第三装置隔离层可以延伸到翅片中，可以包括在比第一深度小的第三深度处的最下表面和不同于第一和第二材料的第三材料。

公开(公告)号：KR1020160020870A

公开(公告)日：2016-02-24

申请号：KR1020140106164

申请日：2014-08-14

Applicant: 삼성전자주식회사

Inventor： 신헌종 ,  배덕한 ,  원대희 ,  전휘찬

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/0886 ,  H01L21/76804 ,  H01L21/76883 ,  H01L21/76895 ,  H01L21/823475 ,  H01L23/485 ,  H01L27/088 ,  H01L29/165 ,  H01L29/41791 ,  H01L29/4236 ,  H01L29/45 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/665 ,  H01L29/78 ,  H01L29/7848 ,  H01L2924/0002 ,  H01L29/785 ,  H01L2924/00

Abstract: 반도체장치및 그제조방법이제공된다. 상기반도체장치는, 기판상에형성되고, 게이트전극및 소오스/드레인을포함하는트랜지스터, 상기트랜지스터를덮는층간절연막, 상기층간절연막내에형성되고, 상기트랜지스터를노출시키는제1 컨택홀, 상기제1 컨택홀내면에컨포멀하게형성되는제1 베리어메탈, 상기제1 베리어메탈상에형성되고, 상기제1 컨택홀을매립하는제1 도전층, 상기층간절연막내에서상기제1 도전층상에형성되고, 상기제1 컨택홀보다큰 너비를갖는제2 컨택홀, 상기제2 컨택홀내면에컨포멀하게형성되는제2 베리어메탈, 및상기제2 베리어메탈상에형성되고, 상기제2 컨택홀을매립하는제2 도전층을포함하되, 상기제2 베리어메탈은상기제1 도전층및 상기제2 도전층사이에형성된다.

Abstract translation: 提供一种具有改进的操作特性的半导体器件和制造半导体器件的方法。 半导体器件包括：形成在衬底上并包括栅电极和源极/漏极的晶体管; 覆盖晶体管的层绝缘膜; 第一接触孔，形成在所述层间绝缘膜内部并暴露所述晶体管; 顺应地形成在所述第一接触孔的内表面中的第一阻挡金属; 形成在所述第一阻挡金属上并掩埋所述第一接触孔的第一导电层; 第二接触孔，形成在所述层绝缘膜的所述第一导电层的上方，并且具有比所述第一接触孔更大的宽度; 在所述第二接触孔的内表面中顺应地形成的第二阻挡金属; 以及形成在所述第二阻挡金属上并埋入所述第二接触孔的第二导电层，其中所述第二阻挡金属形成在所述第一导电层和所述第二导电层之间。

公开(公告)号：KR1020070017848A

公开(公告)日：2007-02-13

申请号：KR1020050072481

申请日：2005-08-08

Applicant: 삼성전자주식회사

Inventor： 안정훈 ,  신헌종

IPC: H01L21/28

CPC classification number: H01L21/76804 ,  H01L21/31111 ,  H01L21/76877

Abstract: 상부 측벽 및 하부 측벽이 보호막 및 몰딩막으로 각각 둘러싸인 메탈 배선들을 갖는 반도체 장치의 형성방법들을 제공한다. 이 형성방법들은 메탈 배선들이 구리막으로 형성되는 경우 그 배선들 사이의 전기적인 특성을 향상시키는 방안을 제공한다. 이를 위해서, 반도체 기판의 상부에 몰딩막 및 메탈 배선들을 형성한다. 상기 메탈 배선들의 측벽들의 일부는 몰딩막으로 둘러싸이도록 형성된다. 상기 몰딩막 및 상기 메탈 배선들을 덮도록 보호막을 형성한다.
메탈 배선, 몰딩막, 반도체 장치

公开(公告)号：KR1020060086038A

公开(公告)日：2006-07-31

申请号：KR1020050006848

申请日：2005-01-25

Applicant: 삼성전자주식회사

Inventor： 안정훈 ,  신헌종

IPC: H01L21/78 ,  H01L21/31

CPC classification number: H01L23/3192 ,  H01L23/562 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/3025 ,  H01L2924/00

Abstract: 스크라이브 라인(Scribe-Line)들 및 그 형성방법들을 제공한다. 이 라인들 및 그 형성방법들은 반도체 후 공정(後 工程)을 위해서 반도체 기판에 절단 작업을 수행하는 동안 반도체 기판 상에 형성되는 물리적 충격 및 크랙(Crack)을 최소화할 수 있는 방안을 제시한다. 이를 위해서, 반도체 기판 상에 하부막이 배치된다. 상기 하부막 상에 몰딩막을 형성한다. 상기 몰딩막은 적어도 하나의 보호 콘택홀을 갖는다. 계속해서, 상기 보호 콘택홀을 채우도록 몰딩막 상에 유전막 및 상부막을 차례로 형성한다. 상기 유전막은 몰딩막보다 기계적 강도가 큰 물질이다. 상기 상부막 상에 보호막 패턴들이 배치된다.
스크라이브 라인, 반도체 후 공정, 반도체 기판, 절단 작업.

公开(公告)号：KR1020050120928A

公开(公告)日：2005-12-26

申请号：KR1020040046046

申请日：2004-06-21

Applicant: 삼성전자주식회사

Inventor： 양봉길 ,  신헌종

IPC: H01L27/04

CPC classification number: H01L28/60 ,  H01L21/7687 ,  H01L23/5223

Abstract: 아날로그 소자의 MIM 커패시터 형성방법에 관해 개시한다. 이를 위해 본 발명은, 제1 금속층을 포함하는 반도체 기판을 준비하는 제1 단계와, 상기 반도체 기판에 제1 층간절연막을 증착하고 상기 제1 금속층과 연결된 제1 비아콘택을 형성하는 제2 단계와, 상기 반도체 기판 위에 하부전극, 유전막 및 제1 상부전극으로 이루어진 커패시터를 적층하는 제3 단계와, 상기 커패시터의 유전막을 식각저지층으로 제1 상부전극을 패터닝하는 제4 단계와, 상기 제1 상부전극이 패터닝된 반도체 기판 위에 제2 상부전극을 증착하고 상기 제2 상부전극, 제1 상부전극, 유전막 및 하부전극을 식각하는 제5 단계와, 상기 하부전극이 식각된 반도체 기판에 제2 층간절연막을 증착하고 상기 제2 상부전극과 연결된 제2 비아콘택 및 상기 제2 비아콘택과 연결된 제2 금속층을 형성하는 제6 단계를 구비하는 것을 특징으로 하는 아날로그 소자의 MIM 커패시터 형성방법을 제공한다.

公开(公告)号：KR100524916B1

公开(公告)日：2005-10-31

申请号：KR1019990001273

申请日：1999-01-18

Applicant: 삼성전자주식회사

Inventor： 신헌종

IPC: H01L21/76

Abstract: 본 발명은 반도체 집적회로의 트렌치 소자분리 방법에 관한 것으로, 반도체기판 상에 반도체기판의 소정영역을 노출시키는 마스크 패턴을 형성하고, 마스크 패턴의 측벽에 테일을 갖는 스페이서를 형성한다. 이어서, 테일을 갖는 스페이서 및 마스크 패턴을 식각 마스크로 사용하여 반도체기판을 식각함으로써, 상부코너가 둥근 프로파일을 갖는 트렌치 영역을 형성한다. 이에 따라, 상부코너가 둥근 프로파일을 갖는 트렌치 영역들 사이의 활성영역에 모스 트랜지스터를 형성하는 경우에 게이트 절연막의 신뢰성을 개선시킬 수 있을 뿐만 아니라 모스 트랜지스터의 서브쓰레숄드 특성(subthreshold characteristic)을 개선시킬 수 있다.

公开(公告)号：KR100476887B1

公开(公告)日：2005-03-17

申请号：KR1020020017088

申请日：2002-03-28

Applicant: 삼성전자주식회사

Inventor： 이영기 ,  신헌종 ,  신화숙

IPC: H01L29/78

CPC classification number: H01L29/6653 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659

Abstract: 소오스 및 드레인 영역의 실리사이드층이 확장된 모스 트랜지스터 및 그 제조방법이 제공된다. 엘디디 구조를 갖는 모스 트랜지스터에서 고도핑 불순물 영역뿐만 아니라 저도핑 불순물 영역에서도 살리사이드 공정을 진행하여 저항을 줄이기 위하여 게이트전극을 패터닝한 후에 게이트전극의 측벽에 I자형의 본체부와 본체부 하단에서 연장된 돌출부를 갖는 L자형의 스페이서를 형성한다. 먼저 고도핑 불순물 영역에서 제1 실리사이드층을 형성하고, L자형의 스페이서의 돌출부를 제거하여 저도핑 불순물 영역의 표면 일부를 노출시킨다. 상기 노출된 저도핑 불순물 영역에서 상기 고도핑 불순물 영역보다 상대적으로 얇은 제2 실리사이드층을 형성하여 소오스 및 드레인 영역의 저항을 감소시킬 수 있는 효과가 있다.