公开(公告)号：KR1020080009582A

公开(公告)日：2008-01-29

申请号：KR1020060069353

申请日：2006-07-24

Applicant: 삼성전자주식회사

Inventor： 장경태 ,  김준 ,  김진홍 ,  방석철 ,  정은국 ,  안종선 ,  전열 ,  고기형 ,  이영미

IPC: H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/1104 ,  H01L21/823437 ,  H01L21/823475 ,  H01L27/1108 ,  H01L29/4236 ,  H01L29/66621

Abstract: An SRAM(Static Random Access Memory) device and a forming method thereof are provided to perform the high integration of the SRAM device by using a transistor as a driving transistor and preventing the voltage inversion of a node inside an SRAM cell. An SRAM device includes a device isolating film(106'), a first gate electrode(114), a first gate insulation film(112), and a first dopant doped area. The device isolating film is arranged on a semiconductor substrate(100), and limits an active area. The first gate electrode crosses the active area and the upper part of a groove(110) formed in the active area. The first gate insulation film is placed between the active area and the first gate electrode. The first dopant doped area is formed in the active area of both sides of the first gate electrode. The first gate electrode fills the groove under the first gate electrode by interposing the first gate insulation film between the groove and the first gate electrode.

Abstract translation: 提供了一种SRAM（静态随机存取存储器）及其形成方法，以通过使用晶体管作为驱动晶体管来执行SRAM器件的高集成度，并且防止SRAM单元内的节点的电压反转。 SRAM器件包括器件隔离膜（106'），第一栅电极（114），第一栅极绝缘膜（112）和第一掺杂剂掺杂区域。 器件隔离膜布置在半导体衬底（100）上，并限制有效面积。 第一栅电极与形成在有源区中的沟槽（110）的有源区和上部交叉。 第一栅绝缘膜放置在有源区和第一栅电极之间。 第一掺杂剂掺杂区域形成在第一栅电极的两侧的有源区中。 第一栅电极通过在沟槽和第一栅电极之间插入第一栅极绝缘膜而填充第一栅电极下方的沟槽。

公开(公告)号：KR1020060112091A

公开(公告)日：2006-10-31

申请号：KR1020050034519

申请日：2005-04-26

Applicant: 삼성전자주식회사

Inventor： 정은국 ,  김준 ,  김진홍 ,  방석철 ,  강윤승 ,  김효정 ,  양형모 ,  안종선

IPC: H01L21/8244

Abstract: A stacked semiconductor device is provided to decrease an operation defect by reducing encroachment of a single crystalline silicon layer pattern frequency occurring in forming a contact plug of a stacked semiconductor device. An interlayer insulation structure is formed on a single crystalline silicon substrate(100) including an interlayer dielectric patterns with a contact hole(116) connected from the surface of an uppermost part to the surface of the substrate. A single crystalline silicon layer pattern(108a) is used as an upper active region, interposed between the interlayer dielectric patterns. A part of the single crystalline silicon layer pattern is exposed by the contact hole. A metal silicide layer pattern is acquired by silicide reaction of silicon and barrier metal, continuously formed on the sidewall and bottom of the contact hole and a part of the exposed portion of the single crystalline silicon layer pattern. The inside of the contact hole is filled with a metal layer pattern made of tungsten, aluminum or copper. The metal silicide layer pattern is made of titanium silicide, tantalum silicide or cobalt silicide.

Abstract translation: 提供一种叠层半导体器件，通过减少在形成堆叠半导体器件的接触插塞时发生的单晶硅层图案频率的侵蚀来减少操作缺陷。 层间绝缘结构形成在单晶硅衬底（100）上，该单晶硅衬底（100）包括具有从最上部表面连接到衬底表面的接触孔（116）的层间电介质图案。 使用单晶硅层图案（108a）作为介于层间电介质图案之间的上部有源区。 单晶硅层图案的一部分由接触孔露出。 通过硅和阻挡金属的硅化物反应获得金属硅化物层图案，其连续形成在接触孔的侧壁和底部以及单晶硅层图案的暴露部分的一部分。 接触孔的内部填充有由钨，铝或铜制成的金属层图案。 金属硅化物层图案由硅化钛，硅化钽或硅化钴制成。

公开(公告)号：KR100624083B1

公开(公告)日：2006-09-19

申请号：KR1020000026317

申请日：2000-05-17

Applicant: 삼성전자주식회사

Inventor： 정은국 ,  김민 ,  김성태

IPC: H01L21/304

Abstract: 기판 표면상에 존재하는 파티클을 포함하는 오염 물질을 제거하기 위한 반도체 제조에 사용하는 세정 장치가 개시된다. 척에 놓여지는 기판을 회전시킨다. 그리고 브러시를 사용하여 상기 기판 표면을 브러싱할 때 상기 기판 표면에 물을 분사한다. 이때 흡입부는 상기 표면으로부터 제거되는 오염 물질을 흡입한다. 상기 기판내에서 이동하는 오염 물질을 제거한다.

公开(公告)号：KR100611076B1

公开(公告)日：2006-08-09

申请号：KR1020050063997

申请日：2005-07-15

Applicant: 삼성전자주식회사

Inventor： 강윤승 ,  정은국 ,  김준 ,  김진홍 ,  방석철

IPC: H01L21/3205

Abstract: 채널로 제공되기에 적합한 단결정 실리콘막을 포함하는 스택형 반도체 장치 및 그 제조 방법에서, 스택형 반도체 장치는 단결정 실리콘 기판을 부분적으로 노출하는 개구부를 갖는 제1 층간 절연막과, 상기 개구부를 채우면서 상기 개구부로부터 돌출되는 형상을 갖고, 상기 돌출 부위가 하부로 갈수록 넓은 폭을 갖는 제1 시드 패턴과, 상기 제1 층간 절연막 상에 위치하고 상기 제1 시드 패턴의 상부를 노출하는 트렌치를 갖는 제2 층간 절연막 및 상기 트렌치 내부에 구비되는 단결정 실리콘막 패턴을 포함한다. 상기 스택형 반도체 장치에 포함된 단결정 실리콘막 패턴은 결정 결함 및 보이드가 감소되어 기판 상에 형성된 반도체 단위 소자의 채널막으로 제공되기에 매우 적합하다.

Abstract translation: 在包括适合于在所述信道，一个堆叠型半导体器件被提供，并填充在第一层间绝缘膜的单晶硅膜中的叠层型半导体器件及其制造方法，具有开口的开口以部分地露出的单晶硅基板，其上的开口 并具有有第一种子模式，越来越广突出部是所述从突出的下部形状第一第二层间绝缘位于层间绝缘膜上膜具有沟槽以暴露所述第一种子图案的上部和 并在沟槽中提供单晶硅膜图案。 包括在层叠半导体器件中的单晶硅膜图案非常适合被设置为形成在具有减少的晶体缺陷和空隙的衬底上的半导体单元元件的沟道膜。

公开(公告)号：KR100542750B1

公开(公告)日：2006-01-11

申请号：KR1020030076570

申请日：2003-10-31

Applicant: 삼성전자주식회사

Inventor： 장우순 ,  김준 ,  정은국

IPC: H01L27/11

CPC classification number: H01L27/11 ,  H01L27/1104

Abstract: 독립 패턴 형상의 게이트를 갖는 반도체 장치 및 반도체 장치의 제조 방법이 개시되어 있다. 반도체 기판에 액티브 영역 및 필드 영역을 구분한다. 상기 기판 상에 게이트 산화막 및 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 제1 방향으로 제1 식각하여, 예비 게이트 패턴을 형성한다. 상기 예비 게이트 패턴의 측면에 스페이서를 형성한다. 이어서, 상기 예비 게이트 패턴을 제2 방향으로 제2 식각하여, 상기 액티브 영역 상에 겹쳐지면서 독립 패턴 형태의 게이트를 형성한다. 따라서, 오버랩 마진이 증가되고 액티브 함몰 불량을 최소화할 수 있다.

Abstract translation: 公开了一种具有独立图案形状的栅极的半导体器件以及该半导体器件的制造方法。 由此将有源区域和场区域从半导体衬底分离。 在衬底上形成栅极氧化膜和多晶硅膜。 首先在第一方向上蚀刻多晶硅膜以形成初始栅极图案。 间隔物形成在初始栅极图案的侧表面上。 随后，在第二方向上对初始栅极图案进行第二蚀刻，以叠加在有源区上的同时以独立图案的形式形成栅极。 因此，可以增加重叠裕度并且可以使主动抑郁症失效最小化。

公开(公告)号：KR100510557B1

公开(公告)日：2005-08-26

申请号：KR1020030082972

申请日：2003-11-21

Applicant: 삼성전자주식회사

Inventor： 안종선 ,  김준 ,  방석철 ,  이상훈 ,  김영준 ,  장우순 ,  정은국

IPC: H01L21/8242

CPC classification number: H01L28/40 ,  H01L21/31637 ,  H01L21/31645 ,  H01L21/3185 ,  H01L21/76807 ,  H01L28/90

Abstract: 다미신 공정을 적용한 반도체 소자의 커패시터 및 그 형성방법에 관해 개시한다. 이를 위해 본 발명은 하부전극의 높이를 높이고 하부전극 이 형성된 층간절연막 내부에 하부전극 및 층간절연막의 일부를 식각하여 이중 다마신 구조 형성을 위한 트랜치를 형성한 후, 트랜치 내부에 유전막 및 상부전극을 형성한다. 따라서 상부전극 형성시 미스얼라인에 의한 금속배선의 합선(short)을 예방하고 균일한 커패시턴스를 확보할 수 있다.

公开(公告)号：KR1020050049099A

公开(公告)日：2005-05-25

申请号：KR1020030082972

申请日：2003-11-21

Applicant: 삼성전자주식회사

Inventor： 안종선 ,  김준 ,  방석철 ,  이상훈 ,  김영준 ,  장우순 ,  정은국

IPC: H01L21/8242

CPC classification number: H01L28/40 ,  H01L21/31637 ,  H01L21/31645 ,  H01L21/3185 ,  H01L21/76807 ,  H01L28/90

Abstract: According to embodiments of the invention, a height of a capacitor lower electrode is increased. Portions of the lower electrode and an interlayer insulating layer are etched within the interlayer insulating layer that is formed with the lower electrode thereon, so that a trench having a double damascene structure is formed. A dielectric layer and an upper electrode are formed within the trench. Therefore, shorts between metal interconnects caused by misalignments during formation of the upper electrode are prevented and consistent capacitance values may be secured.

公开(公告)号：KR1020030075745A

公开(公告)日：2003-09-26

申请号：KR1020020015106

申请日：2002-03-20

Applicant: 삼성전자주식회사

Inventor： 정은국 ,  김준 ,  김민

IPC: H01L21/336

Abstract: PURPOSE: A method for forming a metal gate of a semiconductor device is provided to be capable of obtaining a good gate profile and preventing the generation of bridge by carrying out the following CMP(Chemical Mechanical Polishing) process after depositing an etch stop layer when forming a dummy gate. CONSTITUTION: After sequentially forming a dummy gate isolating layer(410), a dummy gate(420), a stress buffer layer(423), and a CMP stop layer(425) at the upper portion of a semiconductor substrate(400), an oxidation process is carried out at the resultant structure. A spacer(440) is formed at both sidewalls of the dummy gate. After forming an insulating layer(450) on the entire surface of the resultant structure, a CMP process is carried out at the insulating layer for exposing the CMP stop layer. After removing the dummy gate part from the resultant structure for forming an opening portion, a gate isolating layer and a metal gate are sequentially formed in the opening portion.

Abstract translation: 目的：提供一种用于形成半导体器件的金属栅极的方法，以便能够获得良好的栅极分布并通过在形成时沉积蚀刻停止层之后执行以下CMP（化学机械抛光）工艺来防止桥接的产生 一个虚拟门。 构成：在半导体衬底（400）的上部依次形成虚拟栅绝缘层（410），伪栅极（420），应力缓冲层（423）和CMP停止层（425）， 在所得结构下进行氧化处理。 在虚拟栅极的两个侧壁处形成间隔物（440）。 在所得结构的整个表面上形成绝缘层（450）之后，在用于曝光CMP停止层的绝缘层处进行CMP处理。 在从形成开口部的结构的结构中取出伪栅极部之后，在开口部依次形成栅极隔离层和金属栅极。