公开(公告)号：KR102223035B1

公开(公告)日：2021-03-04

申请号：KR1020140026249A

申请日：2014-03-05

Applicant: 삼성전자주식회사

Inventor： 강윤승

IPC: H01L21/027

CPC classification number: H01L21/0273 ,  H01L21/31144 ,  H01L21/0337 ,  H01L21/32139

Abstract: 본 발명의 실시예에 따른 반도체 소자의 패턴 형성 방법은, 제1 및 제2 영역을 갖는 식각 대상층 상에 제1 및 제2 하드 마스크층을 순차적으로 적층하는 단계, 제2 하드 마스크층 상에 제1 스페이서층을 형성하는 단계, 제1 스페이서층을 이용하여 제2 하드 마스크층을 식각하여 제2 하드 마스크 패턴층을 형성하는 단계, 제2 하드 마스크 패턴층의 측벽에 제2 스페이서층을 형성하는 단계, 제2 스페이서층을 이용하여 제1 하드 마스크층을 식각하여 제1 하드 마스크 패턴층을 형성하는 단계, 및 제1 하드 마스크 패턴층을 이용하여 식각 대상층을 식각하는 단계를 포함하고, 제2 영역 상에서, 제1 스페이서층들 사이에는 희생 패턴층이 잔존한다.

公开(公告)号：KR1020070026929A

公开(公告)日：2007-03-09

申请号：KR1020050079158

申请日：2005-08-29

Applicant: 삼성전자주식회사

Inventor： 정은국 ,  김준 ,  김진홍 ,  방석철 ,  장경태 ,  양형모 ,  유창연 ,  안종선 ,  강윤승

IPC: H01L29/78

CPC classification number: H01L21/2018 ,  H01L29/66772

Abstract: A method for manufacturing a stack type semiconductor device is provided to improve an electrical reliability by preventing the generation of voids using a spacer formed at sidewalls of a second opening of a second insulating pattern. A gate structure(109) is formed on a substrate(100). A first insulating pattern(112) with first openings is formed on the resultant structure. A seed pattern(116) made of single crystal silicon is formed in the first openings. A second insulating pattern(114) with second openings(118) for exposing the first insulating pattern to the outside is formed on the resultant structure. A spacer(122) is formed at sidewalls of each second opening of the second insulating pattern. A single crystal silicon pattern(124) is filled in the second opening.

Abstract translation: 提供一种用于制造叠层型半导体器件的方法，以通过使用形成在第二绝缘图案的第二开口的侧壁处的间隔件来产生空隙来提高电可靠性。 栅极结构（109）形成在衬底（100）上。 在所得结构上形成具有第一开口的第一绝缘图案（112）。 在第一开口中形成由单晶硅制成的种子图案（116）。 具有用于将第一绝缘图案暴露于外部的第二开口（118）的第二绝缘图案（114）形成在所得结构上。 在第二绝缘图案的每个第二开口的侧壁处形成间隔物（122）。 单晶硅图案（124）填充在第二开口中。

公开(公告)号：KR100669108B1

公开(公告)日：2007-01-15

申请号：KR1020050034519

申请日：2005-04-26

Applicant: 삼성전자주식회사

Inventor： 정은국 ,  김준 ,  김진홍 ,  방석철 ,  강윤승 ,  김효정 ,  양형모 ,  안종선

IPC: H01L21/8244

Abstract: 단결정 실리콘막 및 상기 단결정 실리콘막과 접속하는 콘택 플러그가 구비된스택형 반도체 장치 및 그 제조에서, 상기 스택형 반도체 장치는 단결정 실리콘 기판 상에 형성되고, 최상부 표면으로부터 상기 기판 표면까지 연통된 콘택홀을 갖는 층간 절연막 패턴들이 적층된 층간 절연 구조물과, 상기 층간 절연막 패턴들 사이에 개재되고, 상기 콘택홀에 의해 일부분이 노출되고, 상부 액티브 영역으로 사용하기 위한 단결정 실리콘막 패턴과, 상기 콘택홀의 측벽, 저면 및 상기 단결정 실리콘막 패턴의 노출된 일부분 상에 연속적으로 형성되고, 실리콘과 베리어 금속의 실리사이드 반응을 통하여 획득한 금속 실리사이드막 패턴 및 금속막 패턴을 포함한다. 상기한 스택형 반도체 장치는 금속 또는 금속 실리사이드막이 단결정 실리콘막 패턴으로 침식되는 것을 최소화할 수 있어서 동작 불량이 감소된다.

公开(公告)号：KR1020070037785A

公开(公告)日：2007-04-09

申请号：KR1020050092793

申请日：2005-10-04

Applicant: 삼성전자주식회사

Inventor： 유창연 ,  방석철 ,  김준 ,  김진홍 ,  정은국 ,  강윤승 ,  장경태 ,  안종선 ,  양형모

IPC: H01L21/20

CPC classification number: H01L21/02598 ,  H01L21/02293 ,  H01L21/02532 ,  H01L21/268 ,  H01L21/324

Abstract: 스택형 반도체 장치의 채널 박막 형성 방법에 관한 것으로서, 단결정으로 이루어진 시드를 갖는 구조물 상에 제1 시드와 제2 시드를 부분적으로 노출시키는 제1 절연 구조물을 형성한다. 그리고, 선택적 에피택시얼 성장을 수행하여 상기 제1 시드로부터 상기 제1 절연 구조물의 표면을 따 제1 에피택시얼막을 성장시키고, 상기 제2 시드로부터 상기 제1 절연 구조물의 표면을 따라 제2 에피택시얼막을 성장시킨다. 그러나, 상기 제1 에피택시얼막의 성장과 상기 제2 에피택시얼막의 성장에서는 상기 제1 에피택시얼막과 상기 제2 에피택시얼막이 서로 접하는 부위에 보이드가 빈번하게 발생한다. 그러므로, 열처리를 수행하여 상기 제1 에피택시얼막과 상기 제2 에피택시얼막 각각을 순간적으로 액상에서 고상으로 변화시켜 상기 보이드를 제거한다.

公开(公告)号：KR100536045B1

公开(公告)日：2005-12-12

申请号：KR1020040049074

申请日：2004-06-28

Applicant: 삼성전자주식회사

Inventor： 강윤승

IPC: H01L21/8247

Abstract: 소자분리막의 손상을 방지하는 불휘발성 메모리 장치의 제조방법에 있어서, 제1방향으로 연장되는 활성영역과 비활성영역을 갖는 기판 상에 예비 플로팅 게이트를 형성한 후 상기 기판 상에 유전막 및 컨트롤 게이트층을 순차적으로 형성한다. 컨트롤 게이트, 유전막 패턴 및 잔류 패턴은 상기 컨트롤 게이트층과 유전막을 상기 예비 플로팅 게이트의 표면이 노출될 때까지 제2방향으로 패닝하여 형성한다. 플로팅 게이트는 상기 예비 플로팅 게이트와 상기 잔류 패턴을 상기 기판의 표면이 노출될 때까지 식각하여 형성한다. 이러한 방법으로 형성되는 불휘발성 메모리 장치는 비활성 영역인 소자분리막의 손상을 방지할 수 있어 누설전류를 방지할 수 있다.

公开(公告)号：KR102223035B1

公开(公告)日：2021-03-04

申请号：KR1020140026249

申请日：2014-03-05

Applicant: 삼성전자주식회사

Inventor： 강윤승

IPC: H01L21/027

Abstract: 본발명의실시예에따른반도체소자의패턴형성방법은, 제1 및제2 영역을갖는식각대상층상에제1 및제2 하드마스크층을순차적으로적층하는단계, 제2 하드마스크층상에제1 스페이서층을형성하는단계, 제1 스페이서층을이용하여제2 하드마스크층을식각하여제2 하드마스크패턴층을형성하는단계, 제2 하드마스크패턴층의측벽에제2 스페이서층을형성하는단계, 제2 스페이서층을이용하여제1 하드마스크층을식각하여제1 하드마스크패턴층을형성하는단계, 및제1 하드마스크패턴층을이용하여식각대상층을식각하는단계를포함하고, 제2 영역상에서, 제1 스페이서층들사이에는희생패턴층이잔존한다.

公开(公告)号：KR101534679B1

公开(公告)日：2015-07-07

申请号：KR1020090014433

申请日：2009-02-20

Applicant: 삼성전자주식회사

Inventor： 박종철 ,  강윤승

IPC: H01L21/336

CPC classification number: H01L29/7827 ,  H01L29/456 ,  H01L29/66666

Abstract: 금속-반도체화합물영역을갖는반도체소자제조방법을제공한다. 이방법은반도체기판상에반도체기둥들(pillars)을형성하는것을포함한다. 상기반도체기둥들사이의반도체기판을식각하여트렌치영역을형성한다. 상기트렌치영역을부분적으로채우는절연성의분리패턴을형성함과아울러, 상기반도체기둥들의측벽들상에절연성의측벽스페이서들을형성한다. 상기분리패턴에의해채워지지않은상기트렌치영역의측벽들상에금속-반도체화합물영역들을형성한다.

公开(公告)号：KR1020100095249A

公开(公告)日：2010-08-30

申请号：KR1020090014433

申请日：2009-02-20

Applicant: 삼성전자주식회사

Inventor： 박종철 ,  강윤승

IPC: H01L21/336

CPC classification number: H01L29/7827 ,  H01L29/456 ,  H01L29/66666

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to stably form a metal semiconductor compound area by forming sidewall spacers on the sidewalls of semiconductor pillars. CONSTITUTION: A semiconductor pillar(12) is formed on a semiconductor substrate(1). A trench region(24) is formed by etching the semiconductor substrate between semiconductor pillars. An insulated separation pattern(27a) which partly fills the trench region is formed and the insulated sidewall spacers are formed on the sidewall of the semiconductor pillars. Metal-semiconductor compound regions(30) are formed on the sidewalls of the trench region which is not filled with the separation pattern.

Abstract translation: 目的：提供一种制造半导体器件的方法，通过在半导体柱的侧壁上形成侧壁间隔来稳定地形成金属半导体化合物区域。 构成：在半导体衬底（1）上形成半导体柱（12）。 通过在半导体柱之间蚀刻半导体衬底形成沟槽区（24）。 形成部分填充沟槽区域的绝缘分离图案（27a），并且在半导体柱的侧壁上形成绝缘的侧壁间隔物。 金属半导体化合物区域（30）形成在未填充有分离图案的沟槽区域的侧壁上。

公开(公告)号：KR1020070033534A

公开(公告)日：2007-03-27

申请号：KR1020050087800

申请日：2005-09-21

Applicant: 삼성전자주식회사

Inventor： 양형모 ,  정은국 ,  김준 ,  김진홍 ,  방석철 ,  강윤승 ,  장경태 ,  안종선 ,  유창연

IPC: H01L21/20

CPC classification number: H01L21/32055 ,  H01L21/02598 ,  H01L21/268 ,  H01L21/7684 ,  H01L21/76877

Abstract: A method for manufacturing a semiconductor device is provided to prevent the generation of ablation in a crystallizing process on amorphous silicon by forming a heat radiating path within a peripheral region. An insulating layer is formed on a substrate(110) with a cell region(A) and a peripheral region(B). A plurality of contact holes are formed on the resultant structure by patterning selectively the insulating layer of the cell region. A silicon plug(125) is formed in each contact hole. An amorphous silicon layer(130as) is formed on the resultant structure. A heat radiating path(130e) is formed on the amorphous silicon layer of the peripheral region. A single crystal silicon layer is formed by applying a predetermined energy to the amorphous silicon layer.

Abstract translation: 提供一种制造半导体器件的方法，以通过在周边区域内形成热辐射路径来防止在非晶硅结晶过程中产生烧蚀。 在具有单元区域（A）和外围区域（B）的基板（110）上形成绝缘层。 通过对单元区域的绝缘层进行图案化而在所得结构上形成多个接触孔。 在每个接触孔中形成硅插头（125）。 在所得结构上形成非晶硅层（130as）。 在周边区域的非晶硅层上形成散热路径（130e）。 通过向非晶硅层施加预定的能量来形成单晶硅层。

公开(公告)号：KR1020090010586A

公开(公告)日：2009-01-30

申请号：KR1020070073825

申请日：2007-07-24

Applicant: 삼성전자주식회사

Inventor： 하재규 ,  황재성 ,  채민철 ,  강윤승 ,  장대현 ,  이주범 ,  엄경하

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/76838 ,  H01L21/31144 ,  H01L21/3213 ,  H01L21/67063

Abstract: A method for manufacturing a non-volatile memory device is provided to prevent a gate structure from being damaged by performing two etching processes to expose a drain region and a source region. A tunnel oxide layer(112), a first conductive layer(114), a dielectric layer(116), and a second conductive layer(118) are successively formed on a substrate(100). A first mask pattern(120) is formed on the second conductive layer. Preliminary gate structures to expose a part with a drain region of the substrate are formed by etching the tunnel oxide layer, the first conductive layer, the dielectric layer, and the second conductive layer using the first mask pattern as an etching mask. A second mask pattern with an opening part to expose a part of an upper surface of the preliminary gate structures is formed by etching the first mask pattern partially. Gate structures to expose a part with a source region of the substrate are formed by etching the preliminary gate structures using the second mask pattern as the etching mask.

Abstract translation: 提供一种用于制造非易失性存储器件的方法，以通过执行两个蚀刻工艺来防止栅极结构被损坏以暴露漏极区域和源极区域。 在衬底（100）上依次形成隧道氧化物层（112），第一导电层（114），电介质层（116）和第二导电层（118）。 在第二导电层上形成第一掩模图案（120）。 通过使用第一掩模图案作为蚀刻掩模蚀刻隧道氧化物层，第一导电层，电介质层和第二导电层来形成用于暴露具有衬底的漏极区域的部分的初步栅极结构。 通过部分地蚀刻第一掩模图案，形成具有用于暴露预选栅极结构的上表面的一部分的开口部分的第二掩模图案。 通过使用第二掩模图案作为蚀刻掩模蚀刻预选栅极结构来形成用于暴露具有衬底的源极区域的部分的栅极结构。