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公开(公告)号：KR100292818B1
公开(公告)日：2001-11-05
申请号：KR1019980026582
申请日：1998-07-02
Applicant: 삼성전자주식회사
IPC: H01L29/772
Abstract: 본 발명은 MOS 트랜지스터 및 그의 제조 방법에 관한 것으로, 반도체 기판상에 제 1 도전형의 불순물 이온을 주입하여 웰 영역이 형성되고, 상기 웰 영역상에 게이트 전극이 형성된다. 상기 웰 영역내의 기판 결함을 제어하기 위해 상기 게이트 전극 양측의 웰 영역내에 제 1 비도전 불순물이 주입되어 제 1 깊이를 갖도록 제 1 프리시퍼테이트 영역이 형성되고, 상기 게이트 전극 양측의 웰 영역내에 제 2 도전형의 불순물 이온이 주입되어 제 1 깊이 보다 상대적으로 얕은 제 2 깊이를 갖도록 소오스/드레인 영역이 형성된다. 상기 소오스/드레인 영역내의 기판 결함을 제어하기 위해 상기 소오스/드레인 영역내에 제 2 비도전 불순물이 주입되어 제 2 프리시퍼테이트 영역이 형성된다. 이와 같은 MOS 트랜지스터 및 그의 제조 방법에 의해서, 전위, 확장된 결함(extended defect) 등의 기판 결함을 pn 접합 영역으로부터 격리시킴으로써 안정된 pn 접합을 형성할 수 있다.
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公开(公告)号：KR100282711B1
公开(公告)日：2001-03-02
申请号：KR1019980019866
申请日：1998-05-29
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 여기에 개시된 콘택홀 플러그 제조 방법은 반도체 기판 상에 활성 영역과 비활성 영역을 정의하는 소자 격리막이 형성된다. 상기 활성영역내로 불순물 이온이 주입되어 적어도 하나의 불순물 영역이 형성된다. 상기 반도체 기판 상에 절연막이 형성된 후, 상기 불순물 영역이 노출될 때까지 상기 절연막이 식각되어 콘택홀이 형성된다. 그런 후, 상기 콘택홀의 양측벽 및 바닥을 포함하여 상기 절연막 상에 내화 금속 물질을 갖는 제 1 도전막이 형성된후, 열처리 공정을 통해 상기 불순물 영역에 실리사이드막이 형성된다. 상기 불순물 영역에 불순물 이온들이 주입된다. 상기 제 1 도전막 상에 제 2 도전막 및 제 3 도전막이 순차적으로 형성된다. 상기 제 3 , 제 2 그리고 제 1 도전막들이 순차적으로 식각되어 콘택홀 플러그가 형성된다. 이와 같은 콘택홀 제조 방법에 의해서, 이온 주입 공정으로 인한 단결정 실리콘 기판의 결함을 제거할 수 있다. 따라서 접합 누설 전류를 최소화할 수 있다.
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公开(公告)号：KR100280105B1
公开(公告)日：2001-03-02
申请号：KR1019980018165
申请日：1998-05-20
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 본 발명은 접합 누설 전류를 최소화하는 반도체 장치의 제조 방법에 관한 것으로, 반도체 기판 상에 활성 영역과 비활성 영역을 정의하기 위해 얕은 트렌치 격리(STI)가 형성된다. 활성 영역 내로 불순물 이온이 주입되어 적어도 하나의 불순물 영역이 형성된다. 활성 영역 상에 게이트 절연막을 사이에 두고 게이트 전극이 형성된다. 소자격리막 및 불순물 이온주입 형성시 발생된 기판 내의 응력(stress) 및 결함(defects)을 제거하기 위해 반도체 기판이 금속 열처리(RTP) 방법으로 열처리된다. 급속열처리는 산소, 아르곤 가스, 질소 또는 암모니아 분위기와 800℃ 내지 1200℃의 온도에서 2초 내지 200초동안 실시된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 게이트 전극 형성 후 급속 열처리 공정을 수행함으로써, 게이트 전극 양측 하부의 게이트 산화막의 손상을 치유(curing) 할 수 있고, 동시에 기판내의 응력 및 결함을 제거하여 후속 열처리 단계에서 발생되는 접합 손상을 방지할 수 있다. 따라서, 게이트 절연막의 품질을 향상시킬 수 있고, 접합 누설 전류를 최소화 할 수 있다.
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公开(公告)号：KR1020000031055A
公开(公告)日：2000-06-05
申请号：KR1019980046897
申请日：1998-11-03
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: PURPOSE: A structure of a stacked capacitor is provided to have an excellent characteristic when an interval of a contacted storage node has a fine length in a high integration DRAM. CONSTITUTION: An active area(10) is formed by a shallow trench isolation(11) for injecting ion to control the threshold voltage of a transistor and a well(12). A DC pad(15) and a BC pad(14) for a bit line contact(13) and a storage contact are formed to increase a process margin after forming a transistor. The bit line contact and a bit line(16) are formed for depositing an ILD(interlayer dielectric)(17). Then, a first insulating film is deposited on the upper part of the interlayer dielectric for accumulating a second insulating film and a third insulating film on the first insulating film in turn. Therefore, the insulating films are deposited for the height of a desired height of storage node. Herein, a valid area for cell storage node is increased while increasing the number of deposition of the second insulating film and the third insulating film.
Abstract translation: 目的：提供层叠电容器的结构，以便在高集成度DRAM中接触的存储节点的间隔具有良好的长度时具有优异的特性。 构成：通过浅沟槽隔离（11）形成有源区（10），用于注入离子以控制晶体管和阱（12）的阈值电压。 形成用于位线接触（13）和存储触点的DC焊盘（15）和BC焊盘（14），以在形成晶体管之后增加工艺余量。 形成位线接触和位线（16）用于沉积ILD（层间电介质）（17）。 然后，第一绝缘膜沉积在层间电介质的上部，依次在第一绝缘膜上累积第二绝缘膜和第三绝缘膜。 因此，绝缘膜沉积在存储节点的所需高度的高度。 这里，在增加第二绝缘膜和第三绝缘膜的沉积次数的同时增加了用于电池存储节点的有效区域。
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公开(公告)号：KR100248506B1
公开(公告)日：2000-03-15
申请号：KR1019970043559
申请日：1997-08-30
Applicant: 삼성전자주식회사
Inventor： 하대원
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L21/823412
Abstract: 본 발명은 숏 채널 효과를 감소시킴과 동시에 게이트 산화막의 신뢰성에 대한 문제를 발생시키지 않으므로써, 트랜지스터의 특성을 개선시키는 반도체 장치의 제조 방법을 제공하고자 하는 것으로, 이를 위해 본 발명은 문턱전압 조절을 위한 이온주입과 펀치쓰루 방지를 위한 이온주입을 트랜지스터 형성 전에 선택적으로 수행한다. 이에 의해, 본 발명은 디바이스의 트랜지스터에서 발생되는 숏채널 효과를 방지하여 디바이스의 특성을 개선함과 아울러, 도핑 프로파일 형성을 위한 이온주입이 트랜지스터가 형성되기 전에 수행되기 때문에, 트랜지스터의 게이트 산화막이 이온주입에 의해 손상 받지 않아 신뢰성이 향상된다.
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Patent Agency Ranking
公开(公告)号：KR100207539B1
公开(公告)日：1999-07-15
申请号：KR1019960066957
申请日：1996-12-17
Applicant: 삼성전자주식회사
Inventor： 하대원
IPC: H01L21/762
Abstract: 반도체 기판을 식각하여 형성한 트랜치에 절연물을 매립하여 소자분리막을 형성하는 반도체 장치의 트랜치 소자분리 방법에 관하여 개시되어 있다. 이를 위하여 본 발명은, 반도체 기판 상에 마스크막을 형성하는 단계와, 상기 마스크막 이용하여 반도체 기판에 소정의 깊이로 1차 식각을 진행하여 트랜치를 형성하는 단계와, 상기 트랜치 내부에 제1 산화막을 형성하는 단계와, 상기 트랜치에 소정의 깊이로 2차 식각을 진행하는 단계와, 상기 2차 식각이 완료된 트랜치에 제2 산화막을 형성하는 단계와, 상기 제2 산화막이 형성된 트랜치를 매립하는 절연막을 반도체 기판에 증착하는 단계 및, 상기 절연막이 증착된 반도체 기판에 화학 기계적 연마(CMP) 공정을 진행하여 마스크 패턴의 상부에 있는 절연막을 제거하고, 순차적으로 마스크 패턴을 제거함으로써 평탄화를 완료하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법을 제공한다. 따라서, 트랜치를 형성하는 방법을 개선하여 게이트 패턴 단락 및 험프 현상으로 인한 트랜지스터 신뢰도가 저하되는 문제점을 해결할 수 있다.
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公开(公告)号：KR1020160052950A
公开(公告)日：2016-05-13
申请号：KR1020140148527
申请日：2014-10-29
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/41775 , H01L29/0653 , H01L29/41791 , H01L29/456 , H01L29/66545 , H01L29/78 , H01L29/785 , H01L29/7813 , H01L29/7812
Abstract: 활성영역상의게이트패턴및 컨택패턴을포함하는반도체소자가설명된다. 상기컨택패턴은상기게이트패턴과가까운리세스부, 및상기게이트패턴과먼 라이징부를포함한다. 상기게이트패턴은게이트절연층, 및상기게이트절연층 상의게이트전극을포함한다. 상기리세스부의상면은상기라이징부의상면보다낮다.
Abstract translation: 公开了一种在有源区域上包括栅极图案和接触图案的半导体器件。 接触图案具有接近栅极图案的凹陷部分和远离栅极图案的上升部分。 栅极图案包括栅极绝缘层和栅极绝缘层上的栅电极。 凹部的上表面比上升部的顶面低。
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公开(公告)号：KR1020160017855A
公开(公告)日：2016-02-17
申请号：KR1020140101221
申请日：2014-08-06
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/7845 , H01L21/28123 , H01L21/82385 , H01L21/823871 , H01L27/0207 , H01L27/088 , H01L27/092 , H01L29/0649 , H01L29/42356 , H01L29/66545 , H01L29/785 , H01L29/7831 , H01L29/7834
Abstract: 성능개선을위한패턴구조가적용된반도체장치가제공된다. 상기반도체장치는, 소자분리막을사이에두고제1 방향으로이격된제1 및제2 액티브영역, 제1 액티브영역상에제1 방향과교차하는제2 방향으로연장되어형성되는제1 노말게이트, 일부는소자분리막의일단과오버랩되고나머지일부는제1 액티브영역과오버랩되고, 제1 노말게이트와제1 방향으로이격되어형성된제1 더미게이트, 일부는소자분리막의타단과오버랩되고나머지일부는제2 액티브영역과오버랩되어형성되는제2 더미게이트, 제1 노말게이트와제1 더미게이트사이의소오스또는드레인영역상에형성되는제1 노말소오스또는드레인콘택; 및소자분리막상에제1 및제2 더미게이트와비오버랩되어형성되고, 제1 노말소오스또는드레인콘택과다른크기를가지는더미콘택을포함한다.
Abstract translation: 提供了应用图案结构以提高性能的半导体器件。 半导体器件包括：跨器件分离膜沿第一方向分离的第一和第二有源区; 在与第一方向交叉的第二方向上在第一有源区域上延伸的第一正常栅极; 第一伪栅极，其具有与器件分离膜的端部重叠的部分，其另一部分与第一有源区域重叠，并且通过在第一方向上与第一正常栅极分离形成; 第二伪栅极，具有与器件分离膜的另一端重叠的部分，并且另一端与第二有源区域重叠; 形成在第一正常栅极和第一虚拟栅极之间的源极或漏极区域上的第一正常源极或漏极接触; 以及通过与第一和第二伪栅极不重叠而形成的虚拟接触，并且具有与第一正常源极或漏极接触件不同的尺寸。
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公开(公告)号：KR1020140100616A
公开(公告)日：2014-08-18
申请号：KR1020130013035
申请日：2013-02-05
Applicant: 삼성전자주식회사
CPC classification number: G11C13/0069 , G11C11/56 , G11C11/5678 , G11C13/0002 , G11C13/0004 , G11C13/0061 , G11C13/0064
Abstract: A method for a non-volatile memory device writing according to the present invention includes the steps of: receiving a target resistance, target time period, and relevant data; writing the data on a memory cell; calculating a resistance drift factor based on the resistance values of the memory cell read during at least two periods of time; calculating the resistance values of the memory cell at the target time period by using the resistance drift factor; and determining whether the calculated resistance value satisfies the target resistance.
Abstract translation: 根据本发明的用于非易失性存储器件写入的方法包括以下步骤：接收目标电阻，目标时间段和相关数据; 将数据写入存储单元; 基于在至少两个时间段期间读取的存储器单元的电阻值来计算电阻漂移因子; 通过使用电阻漂移因子计算目标时间段的存储单元的电阻值; 并且确定所计算的电阻值是否满足目标电阻。
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公开(公告)号：KR101411499B1
公开(公告)日：2014-07-01
申请号：KR1020080046134
申请日：2008-05-19
Applicant: 삼성전자주식회사
CPC classification number: G11C8/10 , G11C7/1006 , G11C13/0004 , G11C13/0035 , G11C13/0064 , G11C13/0069 , G11C16/3459 , G11C2013/0076
Abstract: 본 발명에 따른 가변 저항 메모리 장치의 관리 방법은, 선택된 메모리 영역에 기입될 쓰기 데이터를 입력받는 단계; 및 상기 선택된 메모리 영역의 데이터와 상기 쓰기 데이터의 일치 여부에 따라 상기 쓰기 데이터를 상기 선택된 메모리 영역에 선택적으로 쓰는 단계를 포함하되, 상기 선택된 메모리 영역에 대한 읽기 횟수가 기준 횟수에 도달되었으면, 상기 일치 여부에 관계없이 상기 쓰기 데이터를 상기 선택된 메모리 영역에 기입한다.
상술한 관리 방법에 따르면, 상 변화 메모리 장치와 같은 가변 저항 메모리 장치에서 반복적으로 읽고 쓰는 동작에 따른 메모리 셀의 내구성 약화와 데이터 보유(Data retention) 문제를 해결할 수 있다.
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