公开(公告)号：KR1019940002762B1

公开(公告)日：1994-04-02

申请号：KR1019910004635

申请日：1991-03-23

Applicant: 삼성전자주식회사

Inventor： 한민석 ,  정준 ,  임장빈

IPC: H01L21/66

Abstract: The designing method includes a process that a predetermined pattern is designed around a test element pattern to obtain the same loading effect as in etching an actual pattern.

Abstract translation: 设计方法包括在测试元件图案周围设计预定图案以获得与蚀刻实际图案相同的加载效果的处理。

公开(公告)号：KR1019930014808A

公开(公告)日：1993-07-23

申请号：KR1019910023725

申请日：1991-12-20

Applicant: 삼성전자주식회사

Inventor： 한민석 ,  조도현 ,  홍정인

IPC: H01L21/30

Abstract: 본 발명은 반도체장치의 제조방법에 관한 것으로 특히 마스크제작시 소자의 동작에 필요한 패턴 및 패턴군 주변부에 소자동작과 관련없는 희생 패턴을 적절히 배치하여 사진식각공정을 행하는 것을 특징으로 하는 반도체소자의 선폭가공방법을제공한다. 따라서 사진식각공정 후 동일한 선폭을 갖는 패턴을 형성하여 신뢰성있는 소자를 제조하는 방법을 제공한다.

公开(公告)号：KR1019920020678A

公开(公告)日：1992-11-21

申请号：KR1019910005648

申请日：1991-04-09

Applicant: 삼성전자주식회사

Inventor： 홍정인 ,  황제성 ,  한민석

IPC: H01L21/283

公开(公告)号：KR1020000008925A

公开(公告)日：2000-02-15

申请号：KR1019980029023

申请日：1998-07-18

Applicant: 삼성전자주식회사

Inventor： 정철 ,  한민석 ,  임장빈 ,  최창원

IPC: H01L21/28

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to improve a contact resistance between a contact plug and a conductive layer formed on the contact plug. CONSTITUTION: A method for manufacturing a semiconductor device includes a first through seventh steps. The first step is to form a contact hole(36) for exposing an active area of the semiconductor device by etching a first insulation layer formed on a semiconductor substrate(30). The second step is to form a first conductive layer on the first insulation layer so as to fill up the contact hole. The third step is to form a contact plug(37a) by etching back the first conductive layer until the upper surface of the first insulation layer of both side of the contact hole. At this step, a damage layer(37b) is formed on the upper surface of the contact plug during the etch-back. The fourth step is to form a second insulation layer on the first insulation layer including the contact plug. The fifth step is to form an opening exposing a portion of the first insulation layer of both sides of the damage layer and the damage layer by partially etching the second insulation layer. The sixth step is to delete the damage layer. The seventh step is to fill up the opening with a second conductive layer.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以改善接触插塞和形成在接触插塞上的导电层之间的接触电阻。 构成：制造半导体器件的方法包括第一至第七步骤。 第一步是通过蚀刻形成在半导体衬底（30）上的第一绝缘层形成用于暴露半导体器件的有源区的接触孔（36）。 第二步骤是在第一绝缘层上形成第一导电层以填充接触孔。 第三步骤是通过蚀刻第一导电层直到接触孔两侧的第一绝缘层的上表面形成接触塞（37a）。 在该步骤中，在回蚀期间，在接触插塞的上表面上形成损伤层（37b）。 第四步骤是在包括接触插塞的第一绝缘层上形成第二绝缘层。 第五步骤是通过部分地蚀刻第二绝缘层来形成暴露损伤层的两侧的第一绝缘层的一部分和损伤层的开口。 第六步是删除损伤层。 第七步是用第二个导电层填充开口。

公开(公告)号：KR1019990081391A

公开(公告)日：1999-11-15

申请号：KR1019980015302

申请日：1998-04-29

Applicant: 삼성전자주식회사

Inventor： 최창원 ,  이창환 ,  정철 ,  한민석

IPC: H01L27/108

Abstract: 본 발명은 DRAM 셀 커패시터 제조 방법에 관한 것으로, 반도체 기판상에 형성된 제 1 절연막이 식각되어 스토리지 콘택 홀이 형성되고, 상기 스토리지 콘택 홀(120)이 제 1 도전 물질로 채워져 스토리지 콘택 플러그가 형성된다. 상기 스토리지 콘택 플러그를 포함하여 제 1 절연막 상에 제 2 절연막이 형성되고, 상기 제 2 절연막상에 스토리지 노드 형성 영역이 정의되어 스토리지 노드 마스크가 형성된다. 상기 스토리지 노드 마스크가 사용되어 상기 제 2 절연막과 제 1 절연막들이 식각되는 데, 상기 스토리지 콘택 플러그의 적어도 상부 표면이 노출될 때까지 식각되어 오프닝이 형성된다. 그리고 상기 오프닝이 제 2 도전 물질로 채워져 스토리지 노드가 형성된다. 이와 같은 DRAM 셀 커패시터 제조 방법 의해서, 스토리지 노드가 형성될 오프닝을 폴리실리콘막으로 채워 스토리지 노드가 형성함으로써, 오정렬시, 스토리지 콘택 플러그의 상부 부위에서 발생하는 폴리실리콘막의 과식각을 방지할 수 있어, 스토리지 노드가 떨어져 나가거나, 후속 세정 공정에서 스토리지 노드가 쓰러지는 것을 방지할 수 있다.

公开(公告)号：KR1019980015783A

公开(公告)日：1998-05-25

申请号：KR1019960035221

申请日：1996-08-23

Applicant: 삼성전자주식회사

Inventor： 서강일 ,  신지철 ,  한민석

IPC: H01L21/20

Abstract: 폴리사이드막 형성방법이 개시되어 있다. 이 방법은 폴리실리콘막 및 실리사이드막으로 구성된 폴리사이드막을 형성하는 방법에 있어서, 상기 폴리실리콘막 및 상기 실리사이드막 사이에 산화방지막을 형성하는 단계를 더 구비하는 것을 특징으로 한다. 이에 따라, 후속 열공정시 상기 산화방지막에 의해 상기 폴리실리콘막 및 상기 실리사이드막 사이의 계면에 열산화막이 형성되는 것을 방지할 수 있으므로 안정된 폴리사이드막을 형성할 수 있다.

公开(公告)号：KR1019970072401A

公开(公告)日：1997-11-07

申请号：KR1019960010786

申请日：1996-04-10

Applicant: 삼성전자주식회사

Inventor： 한민석 ,  신지철

IPC: H01L27/10

Abstract: 본 발명의 비트 라인 전극을 갖춘 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 본 발명에서 비트 라인 전극은 그 연장 방향에서 그 상면 및 하면이 실질적으로 평탄하고, 상기 비트 라인 전극의 연장 방향에 직교하는 방향에서의 단면 형상이 실질적이고 사각형이고, 비트 라인 전극과 활성 영역을 접속시키는 콘택은 반도체 기판의 활성 영역에 접하는 활성 영역 접속부와, 상기 비트 라인 전극의 상면의 일부 및 측벽을 동시에 접하는 비트 라인 접속부와, 상기 비트 라인 전극의 상면보다 높이가 더 높은 상면을 갖춘다. 본 발명에 의하면, 단순한 공정에 의해 형성 가능하고, 사진 및 식각 공정에 있어서 그 한계까지 도달하지 않으면서, 정렬마진 확보면에서 유리한 반도체 메모리 장치를 얻을 수 있다.

公开(公告)号：KR1019970067825A

公开(公告)日：1997-10-13

申请号：KR1019960005780

申请日：1996-03-06

Applicant: 삼성전자주식회사

Inventor： 한민석 ,  신지철 ,  이상원

IPC: H01L27/04

Abstract: 본 발명은 다마신 공정을 이용하여 미트라인 전극을 형성하는 반도체장치의 제조 방법에 관한 것으로, 반도체기판상에 필드산화막을 형성하여 활성영역을 정의하는 공정과; 상기 필드산화막을 포함하여 상기 반도체기판성에 층간절연막을 형성하는 공정과; 상기 층간절연막상에 비트라인용 콘택홀을 정의하여 제1포토레지스트 패턴을 형성하는 공정과; 상기 제1포토레지스트 패턴을 마스크로 사용하고, 상기 층간절연막을 식각하여 콘택홀을 형성하는 공정과; 제1포토레지스트 패턴 제거후, 상기 콘택홀을 포함하여 상기 층간절연막상에 상기 제1포토레지스트 패턴 보다 상대적으로 넓은 패턴을 갖고, 상기 콘택홀의 저면에 소정의 두께를 갖는 포토레지스트가 남도록 제2포토레지스트 패턴을 형성하는 공정과; 상기 제2포토레지스트 패턴을 마스크로 사용하여 상기 콘택홀 상부 양측의 상기 층간절연막을 소정의 두께로 식각하는 공정과; 상기 제2포토레지스트 패턴을 제거하는 공정과; 상기 콘택홀을 포함하여 상기 층간절연막상에 비트라인용 폴리실리콘막을 형성하는 공정을 포함한다. 이와같은 방법에 의해서 비트라인 전극용 콘택홀을 형성하는 공정에서 마스크로 사용되는 포토레지스트 패턴을 형성할 수 있고, 아울러 비트라인 전극용 콘택홀이 형성되지 않는 문제점을 방지할 수 있다.

公开(公告)号：KR1019970023814A

公开(公告)日：1997-05-30

申请号：KR1019950037667

申请日：1995-10-27

Applicant: 삼성전자주식회사

Inventor： 이강현 ,  민경진 ,  한민석

IPC: H01L21/306

Abstract: 건식에칭공정시 사용되는 에칭가스의 가스비(Gas Ratio)을 이용한 플라즈마 에칭으로 다층막(Multi-Layer)을 인시튜(In-Situ)로 에칭하는 방법이 개시되어 있다.
산화충돌 및 다결정 실리콘층들이 순차적으로 형성되어 이루어진 다층막(Multi-Layer)의 건식 에칭방법에 있어서 단일의 에칭가스 조합으로 에칭가스의 비를 변화시켜 상기 산화층들 및 다결정 실리콘층들을 동일한 공정 챔버에서 인시튜로 에칭하는 것을 특징으로 한다.
본 발명에 따르면 실리콘 기판위에 형성되는 다결정 실리콘층과 산화층을 동일한 챔버내에서 인시튜로 에칭할 수 있는 효과가 있다.

公开(公告)号：KR1019970018149A

公开(公告)日：1997-04-30

申请号：KR1019950031811

申请日：1995-09-26

Applicant: 삼성전자주식회사

Inventor： 최성길 ,  이주성 ,  한민석

IPC: H01L21/302

Abstract: 본 발명은 고온산화막과 폴리실리콘막의 증착두께에 따라 CD를 자유로이 조절할 수 있는 반도체 장치의 미세패턴 형성방법에 관한 것으로서, 반도체 기판상에 패터닝될 막을 형성하는 공정과, 패터닝될 막상에 CD 조절용 절연막과 도전막을 순차 형성하는 공정과, CD 조절용 도전막상에 감광막을 도포하고, 패터닝하는 공정과, 패터닝된 감광막을 마스크로 하여 CD 조절용 도전막과 감광막을 순차 슬로프 에칭하는 공정과, 감광막과 CD 조절용 도전막을 순차 제거하는 공정과, CD 조절용 도전막을 마스크로 하여 그 하부의 패터닝될 막을 식각하여 소정의 패턴을 형성하는 공정을 포함한다.