公开(公告)号：KR100889362B1

公开(公告)日：2009-03-18

申请号：KR1020040083595

申请日：2004-10-19

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  이종호 ,  정형석

IPC: H01L21/336 ,  H01L21/31 ,  H01L21/28

CPC classification number: H01L21/28185 ,  H01L21/28079 ,  H01L21/28194 ,  H01L21/28202 ,  H01L21/823857 ,  H01L29/495 ,  H01L29/513 ,  H01L29/517

Abstract: 특성 및/또는 신뢰성이 향상된 트랜지스터가 제공된다. 트랜지스터는 채널 영역 상에 형성된 다층 유전체막으로, 다층 유전체막 전체 두께의 1/2 이상의 두께를 가지고 금속산화물, 금속 실리케이트, 알루미네이트 또는 이들의 혼합물로 이루어진 하부 유전체막과 하부 유전체막 상에 형성되고 3족 금속 산화물, 3족 금속 질화물, 13족 금속 산화물 또는 13족 금속 질화물로 이루어진 상부 유전체막을 구비하는 다층 유전체막 및 다층 유전체막상에 형성된 게이트 전극을 포함한다. 트랜지스터의 제조 방법 또한 제공된다.
다층 유전체막, 다층 게이트 전극, 금속 실리케이트, 3족 금속 산화물, 문턱 전압

公开(公告)号：KR100843223B1

公开(公告)日：2008-07-02

申请号：KR1020070000684

申请日：2007-01-03

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  한성기 ,  임하진

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/518 ,  H01L21/02255 ,  H01L21/823857 ,  H01L29/513 ,  H01L29/517

Abstract: A semiconductor device having different gate structures according to channel types and a manufacturing method thereof are provided to optimize a threshold voltage by using a heterogeneous metal gate electrode structure. A channel region(12) is formed on a semiconductor substrate(10). A gate insulating layer(20A) including a high dielectric layer(24) is formed on the channel region. A gate(30A) is formed on the gate insulating layer. The gate is composed of a doped metal nitride layer(32) including a first and second metal layers and a conductive polysilicon layer(38). The first and second metal layers are composed of a nitride of a first metal and a second metal different from the first metal. The gate further includes a capping layer(34) including metal which is inserted between the doped metal nitride layer and the polysilicon layer.

Abstract translation: 提供根据通道类型具有不同栅极结构的半导体器件及其制造方法，以通过使用异种金属栅电极结构来优化阈值电压。 沟道区（12）形成在半导体衬底（10）上。 在沟道区上形成包括高介电层（24）的栅极绝缘层（20A）。 栅极（30A）形成在栅极绝缘层上。 栅极由包括第一和第二金属层的掺杂金属氮化物层（32）和导电多晶硅层（38）组成。 第一和第二金属层由不同于第一金属的第一金属和第二金属的氮化物构成。 该栅极还包括一个包覆金属的覆盖层（34），该金属层插入在掺杂的金属氮化物层和多晶硅层之间。

公开(公告)号：KR100568448B1

公开(公告)日：2006-04-07

申请号：KR1020040026690

申请日：2004-04-19

Applicant: 삼성전자주식회사

Inventor： 정형석 ,  이종호 ,  임하진 ,  박재언 ,  김윤석 ,  양종호

IPC: H01L21/31

CPC classification number: H01L21/022 ,  C23C16/402 ,  C23C16/45525 ,  C23C16/45527 ,  C23C16/45529 ,  H01L21/0228 ,  H01L21/02318 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/3142 ,  H01L21/3143 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518

Abstract: 감소된 불순물을 갖는 고유전막의 제조방법이 제공된다. 이 방법은 반도체기판 상에 원자층 증착법을 사용하여 제1 유전막 및 제2 유전막으로 이루어진 적층 유전막을 형성하는 것을 구비한다. 상기 제1 유전막은 금속 유전막으로 형성되고, 상기 제2 유전막은 실리콘 산화막 또는 실리콘 산질화막으로 형성된다. 상기 적층 유전막에 대하여 후처리를 수행한다. 상기 적층 유전막을 형성하는 것과 상기 적층 유전막에 대한 후처리를 적어도 1회 반복한다.
ALD, impurity, Hf, silicate

公开(公告)号：KR101759645B1

公开(公告)日：2017-08-01

申请号：KR1020100133494

申请日：2010-12-23

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  박문한 ,  도진호 ,  송문균

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/1054 ,  H01L21/2255 ,  H01L21/26506 ,  H01L29/167 ,  H01L29/4966

Abstract: 반도체장치가제공된다. 본발명에따른반도체장치는기판내에배치되어, 활성부를정의하는소자분리패턴, 상기기판상에상기활성부를가로지르는게이트패턴, 상기게이트패턴의양 측벽들에인접한상기활성부내의한 쌍의도핑영역들및 상기활성부의상부영역(Upper region)내에배치되는확산억제원소주입영역을포함하되, 상기게이트패턴은고 유전물질을포함하는유전패턴, 도전성금속또는금속질화물을포함하는제1 도전패턴및 반도체물질을포함하는제2 도전패턴을포함하고, 상기유전패턴의최상부면은상기제1 도전패턴의최하부면과동일하거나더 낮은레벨에위치할수 있다.

公开(公告)号：KR1020170034747A

公开(公告)日：2017-03-29

申请号：KR1020150155796

申请日：2015-11-06

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  박기관 ,  김원홍

IPC: H01L29/43 ,  H01L29/772 ,  H01L29/49 ,  H01L29/51

Abstract: 집적회로소자는제1 고유전막위에형성되고제1 일함수조절금속함유구조물을가지는제1 게이트스택과, 상기제2 고유전막위에형성되고제1 일함수조절금속함유구조물에서의산소함량보다더 큰산소함량을가지는제2 일함수조절금속함유구조물을가지는제2 게이트스택을포함한다.

Abstract translation: 形成在特定导电性薄膜，如权利要求1所述的集成电路装置，具有含结构和所述第二唯一导电膜形成调节含金属的结构eseoui比氧含量更多的氧的第一功函数的第一功函数调整金属第一栅极堆叠 Lt是第二功函数修正金属结构。

公开(公告)号：KR101674398B1

公开(公告)日：2016-11-10

申请号：KR1020100074878

申请日：2010-08-03

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  도진호 ,  김원홍 ,  송문균 ,  주대권

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/78 ,  H01L21/28088 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/10873 ,  H01L27/10894 ,  H01L29/4966

Abstract: 반도체소자의제조방법에서, 제1 영역및 제2 영역을갖는기판상에고유전물질을포함하는게이트절연막을형성한다. 제2 영역상의게이트절연막부분상에제1 금속을포함하는확산방지막을형성한다. 게이트절연막및 확산방지막상에확산막을형성한다. 기판을열처리하여확산막의성분을제1 영역상의게이트절연막부분으로확산시킨다. 확산막의잔류부분을제거한다. 게이트절연막및 확산방지막상에제2 금속을포함하는게이트전극막을형성한다. 상기반도체소자는금속을포함하는확산방지막을 PMOS 영역에만형성하므로, 우수한동작특성을갖는다.

公开(公告)号：KR1020110084733A

公开(公告)日：2011-07-26

申请号：KR1020100004447

申请日：2010-01-18

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  김명선 ,  정회성 ,  도진호 ,  김원홍 ,  송문균 ,  주대권

IPC: H01L21/8238

CPC classification number: H01L21/823807 ,  H01L29/1037 ,  H01L29/1054 ,  H01L29/66651 ,  H01L29/78

Abstract: PURPOSE: Semiconductor devices with MOS transistors which optimized channel regions and manufacturing methods thereof are provided to form an upper semiconductor pattern by a silicon film and form a lower semiconductor pattern by a silicon-germanium film, thereby reducing the threshold voltage of a PMOS transistor. CONSTITUTION: A semiconductor device is formed on a fixed area of a semiconductor substrate and includes a device separation film(14) which defines an active area. The active area includes an inclined edge surface(9e). A semiconductor epitaxial pattern is covered on the upper center and the edge of the active area. A gate pattern crosses the upper part of the semiconductor epitaxial pattern.

Abstract translation: 目的：提供具有优化沟道区域的MOS晶体管的半导体器件及其制造方法，以通过硅膜形成上半导体图案，并通过硅 - 锗膜形成下半导体图案，从而降低PMOS晶体管的阈值电压。 构成：半导体器件形成在半导体衬底的固定区域上，并且包括限定有源区的器件分离膜（14）。 有源区域包括倾斜边缘表面（9e）。 半导体外延图案被覆盖在有效区域的上中心和边缘上。 栅极图案与半导体外延图案的上部相交。

公开(公告)号：KR1020110009762A

公开(公告)日：2011-01-31

申请号：KR1020090067120

申请日：2009-07-23

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  신동석 ,  박판귀

IPC: H01L21/336

CPC classification number: H01L29/76 ,  H01L21/823807 ,  H01L27/092 ,  H01L29/7843

Abstract: PURPOSE: An n type field effect MOS transistor and a manufacturing method thereof are provided to have high drain saturation current and increase the operation speed. CONSTITUTION: A gate structure is included on a substrate(100). The gate structure includes a gate oxide pattern and a gate electrode. A spacer(108) is included on the side wall of the gate structure. The n type impurity is injected under the surface of both sides of the gate structure.

Abstract translation: 目的：提供一种n型场效应MOS晶体管及其制造方法，以具有高的漏极饱和电流并提高操作速度。 构成：在衬底（100）上包括栅极结构。 栅极结构包括栅极氧化物图案和栅电极。 隔板（108）包括在栅极结构的侧壁上。 在栅极结构的两侧表面注入n型杂质。

公开(公告)号：KR1020090121959A

公开(公告)日：2009-11-26

申请号：KR1020080048138

申请日：2008-05-23

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  정형석 ,  최윤기

IPC: H01L21/336 ,  H01L21/31

CPC classification number: H01L29/02 ,  H01L21/02175 ,  H01L21/022 ,  H01L21/28194 ,  H01L21/31604 ,  H01L29/513 ,  H01L29/517

Abstract: PURPOSE: A semiconductor device and a method for forming the same are provided to reduce a leakage current of the semiconductor device by preventing the crystallization of a dielectric layer. CONSTITUTION: A first dielectric layer(24) is formed on a substrate(10). A second dielectric layer(26) is formed on the first dielectric layer. The first dielectric layer has the lower film carbon concentration than the second dielectric layer. A third dielectric layer is formed on the second dielectric layer. The third dielectric layer has the lower film carbon concentration than the second dielectric layer.

Abstract translation: 目的：提供半导体器件及其形成方法，以通过防止电介质层的结晶来减少半导体器件的漏电流。 构成：在衬底（10）上形成第一介电层（24）。 第二电介质层（26）形成在第一电介质层上。 第一电介质层的膜碳浓度低于第二电介质层。 在第二电介质层上形成第三电介质层。 第三电介质层的膜碳浓度低于第二电介质层。

公开(公告)号：KR1020090119188A

公开(公告)日：2009-11-19

申请号：KR1020080045074

申请日：2008-05-15

Applicant: 삼성전자주식회사

Inventor： 김태균 ,  신동석 ,  이주원 ,  임하진

IPC: H01L21/76

CPC classification number: H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A TEG(Test Element Group) pattern for detecting a void inside an isolation film and a forming method thereof are provided to detect a conductive void through a conductive path by forming a contact in an active region and an isolation film of a TEG pattern. CONSTITUTION: A TEG pattern for detecting a leakage current due to a void inside an isolation film includes an active region, an isolation film, a first contact, and a second contact. The active region(102a,102b) is repetitively extended into a first direction. The isolation film(120) isolates the active region. The first contact(142a) is positioned in the active region adjacent to the isolation film and one surface of the isolation film. The second contact(142b) is positioned in the active region adjacent to the isolation film and the other surface of the isolation film.

Abstract translation: 目的：提供用于检测隔离膜内的空隙的TEG（测试元件组）图案及其形成方法，以通过在活性区域中形成接触并通过导电路径形成TEG图案的隔离膜来检测导电空隙 。 构成：用于检测由隔离膜内的空隙引起的漏电流的TEG图案包括有源区，隔离膜，第一触点和第二触点。 有源区（102a，102b）被重复地延伸到第一方向。 隔离膜（120）隔离有源区域。 第一触点（142a）位于邻近隔离膜的有源区和隔离膜的一个表面上。 第二触点（142b）位于邻近隔离膜的有源区和隔离膜的另一个表面。