公开(公告)号：KR20210032845A

公开(公告)日：2021-03-25

申请号：KR1020190114366A

申请日：2019-09-17

Applicant: 삼성전자주식회사

Inventor： 이승렬 ,  김용승 ,  김정택 ,  박판귀 ,  서동찬 ,  양문승 ,  정서진 ,  최민희 ,  하룡

IPC: H01L29/78 ,  H01L21/02 ,  H01L21/8234 ,  H01L29/66

CPC classification number: H01L27/0886 ,  H01L21/02532 ,  H01L21/823418 ,  H01L21/823431 ,  H01L21/823468 ,  H01L29/0673 ,  H01L29/4238 ,  H01L29/66795 ,  H01L29/7845 ,  H01L29/7848 ,  H01L29/785

Abstract: 본 발명의 기술적 사상에 따른 집적회로 소자는, 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역, 핀형 활성 영역의 상면으로부터 서로 이격되어 배치되며 채널 영역을 가지는 복수의 반도체 패턴, 복수의 반도체 패턴을 둘러싸며 제1 방향에 수직한 제2 방향으로 연장되고 복수의 반도체 패턴 중 최상부 반도체 패턴 상에 배치되며 제2 방향으로 연장되는 메인 게이트 전극과 복수의 반도체 패턴 사이에 배치되는 서브 게이트 전극을 포함하는 게이트 전극, 메인 게이트 전극의 양 측벽 상에 배치되는 스페이서 구조물, 및 게이트 전극의 양측에 배치되며 복수의 반도체 패턴에 연결되고 스페이서 구조물의 바닥면과 접촉하는 소스/드레인 영역을 포함하고, 메인 게이트 전극의 중앙부는 제1 방향을 따라 제1 폭을 가지고, 메인 게이트 전극의 바닥부는 제1 방향을 따라 제1 폭보다 작은 제2 폭을 가지고, 서로 이웃하는 소스/드레인 영역의 중앙부의 사이는 제1 방향을 따라 제2 폭보다 작은 제3 폭을 가진다.

公开(公告)号：KR101417728B1

公开(公告)日：2014-07-11

申请号：KR1020080023059

申请日：2008-03-12

Applicant: 삼성전자주식회사

Inventor： 김원홍 ,  송민우 ,  박판귀 ,  박정민

IPC: H01L27/108

CPC classification number: C23C16/308 ,  C23C16/30 ,  C23C16/405 ,  C23C16/45529 ,  C23C16/45531 ,  C23C16/45542 ,  H01L21/3141 ,  H01L21/3145 ,  H01L21/31641 ,  H01L28/55

Abstract: 고유전율을 가지는 지르코늄 유기산질화막 형성 방법 및 이를 이용하는 반도체 장치의 형성 방법 및 이에 의해 형성되는 반도체 장치를 이용하는 시스템 장치를 제공한다. 이 방법에 따르면, TEMAZ를 공급하고 먼저 산화제를 공급 산소가 충급히 TEMAZ와 결합한 후 질화제를 공급 후 플라즈마 처리하여 열화 방지막 역할을 하게하여 유전율이 우수한 막을 형성한다. 반도체 기판상에 고유전율을 갖는 지르코늄 유기산질화막을 형성하고 지르코늄 유기산질화막 상하에 전극층을 형성하여 반도체 소자를 형성한다. 유전율이 높은 지르코늄 유기산질화막을 이용한 반도체 디바이스는, 넓은 면적의 전극막을 형성할 필요가 없어 단위 면적당 소자의 용량을 증가시킬 수 있다.

公开(公告)号：KR101986538B1

公开(公告)日：2019-06-07

申请号：KR1020120105406

申请日：2012-09-21

Applicant: 삼성전자주식회사

Inventor： 노동현 ,  박판귀 ,  신동석 ,  이철웅 ,  이내인

IPC: H01L21/336 ,  H01L29/78

公开(公告)号：KR1020090103121A

公开(公告)日：2009-10-01

申请号：KR1020080028510

申请日：2008-03-27

Applicant: 삼성전자주식회사

Inventor： 김원홍 ,  송민우 ,  박판귀 ,  박정민

IPC: H01L27/108 ,  H01L21/8242 ,  H01L21/205 ,  H01L21/316

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/10852 ,  H01L28/75 ,  H01L28/90

Abstract: PURPOSE: A semiconductor manufacturing method is provided to apply the complex zirconium oxide layer to the various devices and to achieve high integration. CONSTITUTION: The semiconductor manufacturing method comprises as follows. The bottom electrode is formed on the semiconductor substrate(100). The first zirconium precursor source is adsorbed on the bottom electrode(180) and the non-reactive source is removed. The supply zirconium oxide layer(187) is supplied to the first zirconium precursor adsorption layer. The second zirconium precursor source is adsorbed on the zirconium oxide layer and the non-reactive source is removed. The second zirconium precursor adsorption layer is formed by supplying zirconium acid nitride film layer(188). The upper electrode is formed on the nitrified zirconium oxynitride film.

Abstract translation: 目的：提供半导体制造方法以将复合氧化锆层应用于各种器件并实现高集成度。 构成：半导体制造方法如下。 底电极形成在半导体衬底（100）上。 第一锆前体源被吸附在底部电极（180）上，并且去除非反应源。 向第一锆前体吸附层供给供给氧化锆层（187）。 第二锆前体源被吸附在氧化锆层上，并且去除非反应源。 第二锆前体吸附层是通过提供锆酸氮化物膜层（188）形成的。 在硝化氮氧化锆膜上形成上电极。

公开(公告)号：KR102264542B1

公开(公告)日：2021-06-14

申请号：KR1020140099738

申请日：2014-08-04

Applicant: 삼성전자주식회사

Inventor： 박판귀 ,  신동석 ,  원석준 ,  김원홍 ,  이재곤

IPC: H01L21/336 ,  H01L29/78

公开(公告)号：KR102200922B1

公开(公告)日：2021-01-11

申请号：KR1020140090622

申请日：2014-07-17

Applicant: 삼성전자주식회사

Inventor： 박판귀 ,  류경민 ,  박문한 ,  정형석 ,  백종훈 ,  최수영

IPC: H01L29/78 ,  H01L21/336

Abstract: 스트레서(stressor) 및절연패턴을갖는반도체소자에관한것이다. 기판상에활성영역을한정하는소자분리막이형성된다. 상기활성영역상에제1 게이트전극이형성된다. 상기소자분리막 상에제2 게이트전극이형성된다. 상기제1 게이트전극및 상기제2 게이트전극사이의상기활성영역내에트렌치가형성된다. 상기트렌치내에스트레서(stressor)가형성된다. 상기스트레서(stressor) 및상기소자분리막 사이에형성되고상기제2 게이트전극에인접한캐비티(cavity)가배치된다. 상기캐비티(cavity) 내에절연패턴이형성된다.

公开(公告)号：KR1020120136672A

公开(公告)日：2012-12-20

申请号：KR1020110055742

申请日：2011-06-09

Applicant: 삼성전자주식회사

Inventor： 유현관 ,  신동석 ,  박판귀 ,  김기은

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823807 ,  H01L21/28518 ,  H01L21/76829 ,  H01L21/76832 ,  H01L29/665 ,  H01L29/7843 ,  H01L29/7842

Abstract: PURPOSE: A manufacturing method of a semiconductor device is provided to prevent damage to a lower membrane by forming a stress film for applying stress to a channel area in several times. CONSTITUTION: A substrate(100) includes a source and drain area(105) located on both sides of a gate structure(110). The gate structure includes a gate insulating layer(112), a gate electrode(115), a gate silicide layer(116), and a spacer(118). A second stress film(140) covers the upper part of the gate structure and a metal silicide area(107). A contact plug(170) is formed on the source and drain area. The contact plug is connected to the metal silicide area through an inter-layer insulating layer(160).

Abstract translation: 目的：提供半导体器件的制造方法，以通过形成用于向通道区域施加应力的应力膜多次来防止对下膜的损伤。 构成：衬底（100）包括位于栅极结构（110）两侧的源区和漏区（105）。 栅极结构包括栅极绝缘层（112），栅电极（115），栅极硅化物层（116）和间隔物（118）。 第二应力膜（140）覆盖栅极结构的上部和金属硅化物区（107）。 在源极和漏极区域上形成接触塞（170）。 接触插塞通过层间绝缘层（160）连接到金属硅化物区域。

公开(公告)号：KR102037864B1

公开(公告)日：2019-10-29

申请号：KR1020130001179

申请日：2013-01-04

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  강현철 ,  노동현 ,  박판귀 ,  신거명 ,  이내인

IPC: H01L29/78 ,  H01L21/336

公开(公告)号：KR1020160016167A

公开(公告)日：2016-02-15

申请号：KR1020140099738

申请日：2014-08-04

Applicant: 삼성전자주식회사

Inventor： 박판귀 ,  신동석 ,  원석준 ,  김원홍 ,  이재곤

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66545 ,  H01L21/02057 ,  H01L21/0206 ,  H01L21/0217 ,  H01L21/02247 ,  H01L21/02332 ,  H01L21/31111 ,  H01L21/32139 ,  H01L21/823418 ,  H01L21/823437 ,  H01L21/823814 ,  H01L21/823828 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/66636 ,  H01L29/7834

Abstract: 반도체장치의제조방법에서, 기판상에더미게이트구조물을형성한다. 더미게이트구조물을덮는제1 스페이서막을기판상에형성한다. 제1 스페이서막에질화공정을수행한다. 더미게이트구조물에인접한기판상부를제거하여트렌치를형성한다. 트렌치내벽을세정한다. 트렌치를채우는에피택시얼층을형성한다. 더미게이트구조물을게이트구조물로대체한다.

Abstract translation: 在半导体器件的制造方法中，在基板上形成虚拟栅极结构。 在基板上形成覆盖虚拟栅极结构的空间层。 在第一间隔件上进行硝化处理。 通过去除与虚拟栅极结构相邻的衬底的上部形成沟槽。 清洁沟槽的内壁。 形成填充沟槽的外延层。 虚拟栅极结构被栅极结构代替。

公开(公告)号：KR1020130136328A

公开(公告)日：2013-12-12

申请号：KR1020120060048

申请日：2012-06-04

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  김명선 ,  남성진 ,  박판귀 ,  정회성 ,  이내인

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/1104 ,  H01L21/02532 ,  H01L21/02636 ,  H01L21/28247 ,  H01L21/30604 ,  H01L21/823807 ,  H01L21/823814 ,  H01L27/088 ,  H01L27/1116 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/16 ,  H01L29/161 ,  H01L29/165 ,  H01L29/45 ,  H01L29/513 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/66575 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7827 ,  H01L29/7833 ,  H01L29/7834 ,  H01L29/7845 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/78696

Abstract: First and second active zones are limited on a substrate which has a first area and a second area having higher pattern density than the first area. A first gate electrode is formed in the first active zone. A first trench is formed in the first active zone. A first strain-inducing pattern is formed in the first trench. A second gate electrode is formed in the second active area. A second trench is formed in the second active zone. A second strain-inducing pattern is formed in the second trench. The first active zone has a first ∑-shape. The second active zone has a second ∑-shape. When defining: a first vertical line which is perpendicular to the substrate and passes the side of the first gate electrode; a second vertical line which is perpendicular to the substrate and passes the side of the second gate electrode; a first horizontal distance which is the closest distance between the first vertical line and the first trench; and a second horizontal distance which is the closest distance between the second vertical line and the second trench, a difference between the first horizontal distance and the second horizontal distance is 1 nm or less.

Abstract translation: 第一和第二活性区限制在具有第一区域和具有比第一区域更高图案密度的第二区域的基底上。 第一栅电极形成在第一有源区中。 在第一活动区域中形成第一沟槽。 在第一沟槽中形成第一应变诱导图案。 第二栅电极形成在第二有源区中。 在第二活动区域中形成第二沟槽。 在第二沟槽中形成第二应变诱导图案。 第一活动区域具有第一Σ形状。 第二活动区域具有第二Σ形状。 当限定：垂直于衬底并通过第一栅电极的一侧的第一垂直线; 第二垂直线，其垂直于所述衬底并通过所述第二栅电极的一侧; 第一水平距离，其是第一垂直线和第一沟槽之间的最近距离; 以及第二水平距离，其是第二垂直线和第二沟槽之间的最近距离，第一水平距离和第二水平距离之间的差为1nm或更小。