公开(公告)号：KR100675280B1

公开(公告)日：2007-01-29

申请号：KR1020050054167

申请日：2005-06-22

Applicant: 삼성전자주식회사

Inventor： 이효종 ,  이선정 ,  서봉석 ,  신홍재 ,  이내인 ,  이경우 ,  정세영 ,  안정훈 ,  이수근

IPC: H01L21/28

CPC classification number: H01L23/53238 ,  H01L21/76807 ,  H01L21/76846 ,  H01L21/76847 ,  H01L21/76864 ,  H01L21/76871 ,  H01L21/76877 ,  H01L21/76883 ,  H01L23/53233 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 반도체소자의 선택적 구리 합금 배선을 제공한다. 상기 배선은 기판, 상기 기판 상에 배치된 절연막, 및 상기 절연막 내에 배치된 제 1 배선을 포함한다. 상기 제 1 배선은 제 1 순수 구리 패턴을 구비한다. 또한, 상기 절연막 내에 상기 제 1 배선보다 큰 폭을 가지는 제 2 배선이 제공된다. 상기 제 2 배선은 구리 합금 패턴을 구비한다. 상기 구리 합금 패턴은 구리(Cu) 및 첨가물질로 이루어진 합금 층일 수 있다. 상기 선택적 구리 합금 배선의 형성방법 또한 제공된다.

公开(公告)号：KR100635950B1

公开(公告)日：2006-10-18

申请号：KR1020050051537

申请日：2005-06-15

Applicant: 한양대학교 산학협력단 ,  삼성전자주식회사

Inventor： 김태환 ,  곽계달 ,  신홍재

IPC: G09G3/30

Abstract: An OLED(Organic Light Emitting Diode) data driver circuit and a display system are provided to make current of an output stage uniform by sampling current generated by a selective switch at each output stage and holding the current, and then sending the current to the output stage after predetermined time. An OLED data driver circuit(240) for supplying output current to an OLED display panel(250) includes a shift register(241) for transferring data signals in sequence; a sampling latch(242) connected to the shift register to store the transmitted data signals in sequence; a PWM(Pulse Width Modulation) logic circuit(243) for generating a PWM signal with the time width corresponding to the gray scale according to the data signal stored in the sampling latch; and a high voltage current output circuit(245) outputting uniform output current corresponding to the PWM signal and with current deviation corrected by sampling and holding bias current at each output stage.

Abstract translation: 提供OLED（有机发光二极管）数据驱动器电路和显示系统，以通过对每个输出级处的选择开关产生的电流进行采样并保持该电流来使输出级的电流均匀，然后将该电流发送到输出 阶段在预定时间之后。 用于向OLED显示面板（250）提供输出电流的OLED数据驱动器电路（240）包括用于依次传输数据信号的移位寄存器（241） 采样锁存器（242），连接到所述移位寄存器以顺序存储所发送的数据信号; 用于根据存储在采样锁存器中的数据信号产生具有对应于灰度的时间宽度的PWM信号的PWM（脉宽调制）逻辑电路（243） 以及高压电流输出电路（245），输出对应于PWM信号的均匀输出电流和通过在每个输出级采样并保持偏置电流而校正的电流偏差。

公开(公告)号：KR1020060089473A

公开(公告)日：2006-08-09

申请号：KR1020050010729

申请日：2005-02-04

Applicant: 삼성전자주식회사

Inventor： 남서우 ,  신홍재 ,  김미영

IPC: H01L21/3065

CPC classification number: G03F7/427 ,  G03F7/423

Abstract: 반도체 기판 상의 피식각층에 대한 식각 보호막으로 이용되어, 표면에 폴리머가 형성되어 있는 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자의 제조방법이 개시된다. 포토레지스트 패턴 제거 단계는, 플라즈마를 이용하여 포토레지스트 패턴의 일부를 애싱 처리하는 단계와, 포토레지스트 패턴의 나머지를 습식 스트립하는 단계를 포함한다.

公开(公告)号：KR100468688B1

公开(公告)日：2005-05-19

申请号：KR1019970046182

申请日：1997-09-08

Applicant: 삼성전자주식회사

Inventor： 신홍재 ,  박희숙

IPC: H01L21/31

Abstract: 스핀 온 글래스(Spin On Glass;SOG)층을 이용한 층간 절연층 형성 방법을 개시한다. 본 발명은, 제1절연층 상에 도전 패턴을 형성한다. 이후에, 제1절연층 상에 도전 패턴을 뒤덮는 제2SOG층을 형성한다. 이후에, 제2SOG층을 전자 빔(electron beam)으로 큐어링(curing)한다. 이어서, 큐어링된 제2SOG층 상에 제1SOG층을 형성한다. 다음에, 제1SOG층을 전자 빔으로 큐어링한다. 또는 큐어링된 제2SOG층 상에 제3절연층을 형성한다. 이후에, 큐어링된 제2SOG층 및 제1SOG층 또는 제2SOG층 및 제3절연층을 평탄화한다. 이때, 평탄화하는 단계는, 화학적 기계적 연마 방법으로 큐어링된 제2SOG층 및 제1SOG층 또는 제2SOG층 및 제3절연층을 연마하여 수행된다. 또한, 평탄화하는 단계 이후에 평탄화된 제1SOG층 및 제2SOG층 또는 제3절연층 및 제2SOG층 상에 제2절연층을 더 형성한다.

公开(公告)号：KR1020040084983A

公开(公告)日：2004-10-07

申请号：KR1020040020563

申请日：2004-03-26

Applicant: 삼성전자주식회사

Inventor： 신홍재

IPC: H01L21/768

CPC classification number: H01L24/05 ,  H01L23/53295 ,  H01L24/03 ,  H01L24/48 ,  H01L2224/02166 ,  H01L2224/04042 ,  H01L2224/05093 ,  H01L2224/05567 ,  H01L2224/05599 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/05684 ,  H01L2224/48463 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01007 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01019 ,  H01L2924/01029 ,  H01L2924/01074 ,  H01L2924/14 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/30105 ,  H01L2224/45099 ,  H01L2224/05552

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to obtain a high resistance of the impact generated from a packaging process by improving remarkably the strength of a pad region in the semiconductor device using a silicon oxide layer with a relatively high strength compared to a low-k film. CONSTITUTION: A low-k film(11) with a relative dielectric constant of 3 or less is formed on a substrate(1) with a pad region(A) and a circuit region(B). An insulating layer(15) with a relatively high strength compared to the low-k film is formed in the low-k film of the pad region. The insulating layer is made of a silicon oxide layer. A plurality of multilayer metal lines are formed in the insulating layer of the pad region and the low-k film of the circuit region, respectively. A bonding pad is formed on the uppermost layer of each multilayer metal line.

Abstract translation: 目的：提供一种半导体器件及其制造方法，以通过使用具有相对高的强度的氧化硅层显着提高半导体器件中的焊盘区域的强度，从而获得从封装工艺产生的冲击的高电阻 一个低k电影。 构成：在具有焊盘区域（A）和电路区域（B）的基板（1）上形成相对介电常数为3以下的低k膜（11）。 在焊盘区域的低k膜中形成与低k膜相比具有相对高强度的绝缘层（15）。 绝缘层由氧化硅层制成。 多个多层金属线分别形成在焊盘区域的绝缘层和电路区域的低k膜中。 在每个多层金属线的最上层上形成接合焊盘。

公开(公告)号：KR100381964B1

公开(公告)日：2003-04-26

申请号：KR1020000072093

申请日：2000-11-30

Applicant: 삼성전자주식회사

Inventor： 신홍재 ,  김원진

IPC: H01L21/316

CPC classification number: H01L21/02216 ,  H01L21/02126 ,  H01L21/02282 ,  H01L21/3124 ,  H01L21/3125 ,  H01L21/3145 ,  H01L21/31612 ,  H01L21/3185 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

Abstract: An integrated circuit device includes a substrate that has a pattern formed thereon. The pattern may have two or more mesa regions. A spin on glass insulation layer is disposed between the pair of mesa regions and a second insulation layer is disposed on the spin on glass insulation layer, at least partially in the gap between the mesas, to form a composite insulation layer. The second insulation layer may be SiO2, SiN, and/or SiON. The spin on glass may be polysilazane, hydro silsesquioxane, silicate, and/or methyl silsesquioxane.

Abstract translation: 集成电路装置包括其上形成有图案的基板。 该图案可以具有两个或更多个台面区域。 旋转玻璃绝缘层设置在该对台面区域之间，并且第二绝缘层设置在旋涂玻璃绝缘层上，至少部分位于台面之间的间隙中，以形成复合绝缘层。 第二绝缘层可以是SiO 2，SiN和/或SiON。 旋涂玻璃可以是聚硅氮烷，氢硅倍半氧烷，硅酸盐和/或甲基倍半硅氧烷。

公开(公告)号：KR1020020088399A

公开(公告)日：2002-11-27

申请号：KR1020020027442

申请日：2002-05-17

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  신홍재 ,  김재학 ,  이수근

IPC: H01L21/28

CPC classification number: H01L21/76808 ,  H01L21/76813 ,  H01L21/76835

Abstract: PURPOSE: A method for forming a metal interconnection layer of a semiconductor device is provided to prevent formation of a metal oxide layer on a conductive layer in a process of removing a photoresist pattern, and prevent an ashing damage and profile fail of a via hole. CONSTITUTION: A stopper layer is formed on a semiconductor substrate. An insulation layer is formed on the stopper layer. A hard mask is formed on the insulation layer. A first photoresist pattern having a first aperture is formed to expose an upper partial portion of the hard mask. A partial via hole having a first width is formed by etching partially the hard mask and the insulation layer with the use of the first photoresist pattern as a mask. The first photoresist pattern is removed. An organic material layer is coated to fill the partial via hole. A second photoresist pattern having a second aperture is formed on the substrate comprised of the organic layer. The organic layer and hard mask layer are etched by using the second photoresist pattern as a mask and the second photoresist pattern and organic layer are removed. An interconnection region having the second width and a via hole having the first width are formed by etching the insulation layer with the use of the hard mask layer as an etch mask.

Abstract translation: 目的：提供一种用于形成半导体器件的金属互连层的方法，以在去除光致抗蚀剂图案的过程中防止在导电层上形成金属氧化物层，并且防止通孔的灰化损坏和轮廓失效。 构成：在半导体衬底上形成阻挡层。 在阻挡层上形成绝缘层。 在绝缘层上形成硬掩模。 形成具有第一孔的第一光致抗蚀剂图案以暴露硬掩模的上部局部部分。 通过使用第一光致抗蚀剂图案作为掩模，部分地蚀刻硬掩模和绝缘层，形成具有第一宽度的部分通孔。 去除第一光致抗蚀剂图案。 涂覆有机材料层以填充部分通孔。 具有第二孔径的第二光致抗蚀剂图案形成在由有机层组成的基板上。 通过使用第二光致抗蚀剂图案作为掩模蚀刻有机层和硬掩模层，并且去除第二光致抗蚀剂图案和有机层。 通过使用硬掩模层作为蚀刻掩模蚀刻绝缘层，形成具有第二宽度的互连区域和具有第一宽度的通孔。

公开(公告)号：KR1020020085722A

公开(公告)日：2002-11-16

申请号：KR1020010025573

申请日：2001-05-10

Applicant: 삼성전자주식회사

Inventor： 이수근 ,  신홍재 ,  이경우 ,  김재학

IPC: H01L21/768

CPC classification number: H01L21/76808 ,  H01L21/31111 ,  H01L21/31116 ,  H01L21/31144

Abstract: PURPOSE: A metallization method of a semiconductor device is provided to prevent damage of a lower conductive layer when forming a via hole and a trench using dual damascene by using a protection layer made of SOD(Spin On Dielectric). CONSTITUTION: A first etch stopper(410) is formed on a lower conductive layer(300) formed on a semiconductor substrate(100). A first interlayer dielectric(510) and a second etch stopper(450) are sequentially formed on the first etch stopper. A second interlayer dielectric(550) is formed on the second etch stopper. A via hole(710) is formed to expose the lower conductive layer(300) by sequentially etching the second interlayer dielectric(550), the second etch stopper(450) and the first interlayer dielectric(510) using the first etch stopper(410). A protection layer is formed at the bottom of the via hole(710) so as to protect the first etch stopper(410). A trench(750) connected to the via hole is formed by selectively etching the second interlayer dielectric(550) using the second etch stopper(450). After removing the protection layer, the exposed first etch stopper(410) is then removed. Then, an upper conductive layer(900) is formed to fill in the via hole and the trench. At the time, an SOD film, such as HSQ(Hydro SilisesQuioxane) is used as the protection layer.

Abstract translation: 目的：提供半导体器件的金属化方法，以通过使用由SOD（旋转介质）制成的保护层，在使用双镶嵌形成通孔和沟槽时防止下导电层的损坏。 构成：在形成在半导体衬底（100）上的下导电层（300）上形成第一蚀刻停止层（410）。 在第一蚀刻停止器上依次形成第一层间电介质（510）和第二蚀刻停止件（450）。 在第二蚀刻停止件上形成第二层间电介质（550）。 通过使用第一蚀刻停止器（410）依次蚀刻第二层间电介质（550），第二蚀刻停止器（450）和第一层间电介质（510），形成通孔（710）以暴露下导电层（300） ）。 在通孔（710）的底部形成保护层，以保护第一蚀刻停止件（410）。 通过使用第二蚀刻停止器（450）选择性蚀刻第二层间电介质（550）来形成连接到通孔的沟槽（750）。 在去除保护层之后，然后去除暴露的第一蚀刻停止件（410）。 然后，形成上导电层（900）以填充通孔和沟槽。 此时，使用SOD膜，例如HSQ（Hydro SilisesQuioxane）作为保护层。

公开(公告)号：KR1020000059383A

公开(公告)日：2000-10-05

申请号：KR1019990006934

申请日：1999-03-03

Applicant: 삼성전자주식회사

Inventor： 신홍재 ,  이해정 ,  구주선

IPC: H01L21/3205

Abstract: PURPOSE: A method for forming a multi layered wire structure using a LPD(liquid-phase deposition) silicone oxide layer is to minimize a parasitic capacitance generated between metal wires when forming a multi layered wire using a dual damascene process. CONSTITUTION: A method for forming a multi layered wire structure using a LPD(liquid-phase deposition) silicone oxide layer comprises steps of forming a first LPD-SiO2 deposition preventing pattern on a semiconductor substrate(10), on which a desired layer is formed, to expose a portion of the desired layer, forming a first LPD-SiO2 layer(42) only on the exposed portion of the desired layer with a same height as the first LPD-SiO2 deposition preventing pattern, forming a second LPD-SiO2 deposition preventing pattern for covering an entire surface of the first LPD-SiO2 deposition preventing pattern and also exposing a portion of the first LPD-SiO2 layer, forming a second LPD-SiO2 layer(44) only on the exposed portion of the first LPD-SiO2 layer with a same height as the second LPD-SiO2 deposition preventing pattern, removing the first and second LPD-SiO2 deposition preventing pattern to remain only a dual damascene insulating layer for restraining a via hole and wire forming area on the desired layer, and filling the via hole and wire forming area with a conductive material to form a wire layer.

Abstract translation: 目的：使用LPD（液相沉积）硅氧烷层形成多层导线结构的方法是在使用双镶嵌工艺形成多层导线时使在金属线之间产生的寄生电容最小化。 构成：使用LPD（液相沉积）硅氧烷氧化物层形成多层线结构的方法包括以下步骤：在半导体衬底（10）上形成第一LPD-SiO 2沉积防止图案，在其上形成所需层 以露出所需层的一部分，仅在与第一LPD-SiO 2沉积防止图案相同的高度的所需层的暴露部分上形成第一LPD-SiO 2层（42），形成第二LPD-SiO 2沉积 防止图案覆盖第一LPD-SiO 2沉积防止图案的整个表面并且还暴露第一LPD-SiO 2层的一部分，仅在第一LPD-SiO 2层的暴露部分上形成第二LPD-SiO 2层（44） 层，其具有与第二LPD-SiO 2沉积防止图案相同的高度，去除第一和第二LPD-SiO 2沉积防止图案，以仅保留用于限制通孔和线形成区域的双镶嵌绝缘层 并且用导电材料填充通孔和线形成区域以形成线层。

公开(公告)号：KR100265771B1

公开(公告)日：2000-10-02

申请号：KR1019980027664

申请日：1998-07-09

Applicant: 삼성전자주식회사

Inventor： 신홍재 ,  김병준

IPC: H01L21/28

CPC classification number: H01L21/76835 ,  H01L21/7681 ,  H01L21/76811 ,  H01L21/76813 ,  H01L21/76829

Abstract: 감광성 폴리머를 사용하는 듀얼 다마신(dual damascene) 공정에 의한 금속 배선 형성 방법에 관하여 개시한다. 본 발명에서는 도전층이 형성된 반도체 기판상에 제1 층간절연막을 형성한다. 상기 제1 층간절연막 위에 제1 폭을 가지고 상기 제1 층간 절연막의 상면을 노출시키는 제1 개구부를 포함하는 감광성 폴리머 패턴을 형성한다. 상기 감광성 폴리머 패턴의 상부 및 상기 노출된 제1 층간절연막의 상부에 제2 층간절연막을 형성한다. 상기 제2 층간절연막 위에 상기 제1 개구부에 대응하도록 위치하며 상기 제1 폭보다 큰 제2 폭을 가지고 상기 제2 층간절연막을 노출시키는 제2 개구부를 포함하는 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 하여 상기 제2 층간절연막을 건식 식각하여 배선 영역을 형성한다. 상기 감광성 폴리머 패턴을 식각 마스크로 하여 상기 제1 층간절연막을 건식 식각하여 비아 홀 영역을 형성한다.