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公开(公告)号：KR100639985B1
公开(公告)日：2006-10-31
申请号：KR1020050013904
申请日：2005-02-19
Applicant: 한국전자통신연구원
Abstract: 온칩 네트워크 토폴로지 생성 장치 및 그 방법이 개시된다. 알고리즘 단계의 설계 사양이 구현된 레퍼런스 코드를 수행하여 IP 모듈간의 통신 요구량을 분석하고, IP 모듈들간의 통신 요구량을 기초로 IP 모듈들을 최하위 자식노드로 하는 이진트리를 생성한다. 그리고, 이진트리의 소정 중간노드와 연결된 하위 노드들과 소정 중간노드와의 병합 가능한 모든 경우 중에서 면적 및 통신지연시간을 기초로 정의된 비용함수의 값이 최소가 되는 병합을 선택하는 과정을 이진트리의 루트 노드까지 수행하여 트리를 재구성한다. 이로써, 면적 및 통신 지연 시간이 최소가 되는 온칩 네트워크 토폴로지를 생성할 수 있다.
온칩 네트워크 토폴로지, IP 모듈, 통신 요구량, 이진 트리-
公开(公告)号：KR100587971B1
公开(公告)日：2006-06-08
申请号：KR1020040031896
申请日：2004-05-06
Applicant: 한국전자통신연구원
IPC: G06F13/40
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은, 다층 버스 제어 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 데이터의 입출력을 위한 입출력 버스와 데이터의 전달을 위한 시스템 버스 및 프로그램의 전달을 위한 프로그램 버스를 분리하고 각 버스를 연결하는 버스연결부와 각 버스의 사용을 중재하는 버스중재기 및 각 모듈들을 제어하는 제어기를 통해 각 버스들이 독립적으로 동작하도록 제어하기 위한 다층 버스 제어 장치를 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 다층 버스 제어 장치에 있어서, 데이터 전달을 위한 다수의 버스; 제어 수단의 제어에 따라 상기 다수의 버스를 상호 연결하기 위한 버스 연결 수단; 상기 각 버스의 사용권을 중재하여 각 버스들이 상호 독립적으로 동작하도록 하기 위한 버스 중재 수단; 상기 각 버스를 통해 전달되는 데이터를 처리하기 위한 데이터 처리 수단; 및 상기 버스 연결 수단이 상기 다수의 버스를 상호 연결하도록 제어하기 위한 상기 제어 수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 시스템온칩 프로세서 등에 이용됨.
시스템온칩 프로세서, 다층 버스 구조, 버스 중재, 독립적 동작, 다층 버스 제어 장치-
公开(公告)号：KR100552668B1
公开(公告)日：2006-02-20
申请号：KR1020010084155
申请日：2001-12-24
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: 본 발명에서는 ARM/AMBA기반의 목적 원판에 하드웨어 모듈과 소프트웨어 모듈의 인터페이스를 위한 소프트웨어 디바이스 드라이버와 하드웨어 인터페이스 회로를 자동 생성하는데 있어 간단하면서 보다 효율적인 인터페이스 합성방법을 제공하기 위한 것으로, 이를 위한 본 발명의 일측면에 따르면, ARM 프로세서/AMBA 칩셋 기반의 목적 원판을 사용하고, 하드웨어-소프트웨어가 혼합된 프로세서 내장형 시스템의 혼합설계에서, 소프트웨어 모듈과 하드웨어 모듈을 서로 인터페이스하는 합성방법에 있어서, 하드웨어 모듈과 소프트웨어 모듈의 인터페이스 정보를 입력받는 단계; 상기 인터페이스 정보에 따라 하드웨어 모듈과 소프트웨어 모듈간의 송수신에 관한 제어신호를 결정하는 단계; 상기 결정된 제어신호에 따라 상기 인터페이스 정보에 해당하는 물리적 주소를 할당하는 단계; 상기 하드웨어 모듈의 인터페이스를 담당하는 하드웨어 인터페이스 파일을 자동으로 생성하는 단계; 및 상기 소프트웨어 모듈의 인터페이스를 담당하는 소프트웨어 인터페이스 드라이버를 자동으로 생성하는 단계를 포함하는 하드웨어-소프트웨어 인터페이스 합성방법이 제공된다.
인터페이스, 드라이버, 온칩, 하드웨어, 소프트웨어-
公开(公告)号：KR1020110070772A
公开(公告)日：2011-06-24
申请号：KR1020100113400
申请日：2010-11-15
Applicant: 한국전자통신연구원
CPC classification number: G06F12/0815 , G06F12/0831 , G06F12/0835 , G06F12/0862 , Y10S707/99952
Abstract: PURPOSE: A network load reduction method for multi-processor system including distributed memory and a node structure thereof are provided to reduce the data access delay by reducing the traffic generated when data request is failed. CONSTITUTION: A processor(110) controls the node and processes the data. A distributed memory(120) stores the data processed by the processor. An auxiliary memory(160) stores a sharer history table. When the node requests the shared data to a first external node and receives the data from a second external node, the sharer history table stores the second external node information and the shared data information. The node includes a cache(140) which stores the data from the first external node and the distributed memory read by the processor.
Abstract translation: 目的：提供包括分布式存储器及其节点结构在内的多处理器系统的网络负载降低方法，以减少数据请求失败时产生的流量来减少数据访问延迟。 构成：处理器（110）控制节点并处理数据。 分布式存储器（120）存储由处理器处理的数据。 辅助存储器（160）存储共享者历史表。 当节点向第一外部节点请求共享数据并从第二外部节点接收数据时，共享者历史表存储第二外部节点信息和共享数据信息。 节点包括存储来自第一外部节点的数据和由处理器读取的分布式存储器的高速缓存（140）。
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公开(公告)号：KR1020110028201A
公开(公告)日：2011-03-17
申请号：KR1020100015257
申请日：2010-02-19
Applicant: 한국전자통신연구원
IPC: G06F15/173 , G06F15/167 , G06F9/46 , G06F13/14
Abstract: PURPOSE: A switching apparatus for a multi-core platform in which H.264 decoding operation is processed in parallel is provided to increase the parallelism of data transmission so that a multimedia core can read data in a sharing memory. CONSTITUTION: Master network interfaces receive a transmission signal which is transmitted from a master module. Slave network interfaces output the transmission signal to a slave module. A crossbar switch(540) switches the transmission signal to the slave network interface. A virtual channel controller analyzes the transmission signal.
Abstract translation: 目的：提供并行处理H.264解码操作的多核平台的切换装置，以增加数据传输的并行性，使多媒体核心能够读取共享存储器中的数据。 构成：主网络接口接收从主模块传输的传输信号。 从站网络接口将传输信号输出到从站模块。 交叉开关（540）将传输信号切换到从属网络接口。 虚拟通道控制器分析传输信号。
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Patent Agency Ranking
公开(公告)号：KR100714096B1
公开(公告)日：2007-05-02
申请号：KR1020050029718
申请日：2005-04-09
Applicant: 한국전자통신연구원
IPC: G06F13/14 , H04N21/234
Abstract: 온-칩 네트워크를 구비한 동영상 인코딩 장치 및 그 설계 방법이 개시된다. 본 발명에 따른 동영상 인코딩 장치는 마스터 모듈과 슬레이브 모듈 사이의 복수 채널을 제공하는 크로스바 스위치, 마스터 모듈과 크로스바 스위치를 연결하는 마스터 네트워크 인터페이스 및 슬레이브 모듈과 크로스바 스위치를 연결하는 슬레이브 네트워크 인터페이스를 포함한다. 본 발명에 의하면, 클러스터 분리에 의해 병렬 처리의 수를 증가시켜 데이터 대역폭을 향상시키고 시스템 전체의 성능을 향상시킬 수 있다.
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公开(公告)号：KR1020050066938A
公开(公告)日：2005-06-30
申请号：KR1020040031896
申请日：2004-05-06
Applicant: 한국전자통신연구원
IPC: G06F13/40
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은, 다층 버스 제어 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 데이터의 입출력을 위한 입출력 버스와 데이터의 전달을 위한 시스템 버스 및 프로그램의 전달을 위한 프로그램 버스를 분리하고 각 버스를 연결하는 버스연결부와 각 버스의 사용을 중재하는 버스중재기 및 각 모듈들을 제어하는 제어기를 통해 각 버스들이 독립적으로 동작하도록 제어하기 위한 다층 버스 제어 장치를 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 다층 버스 제어 장치에 있어서, 데이터 전달을 위한 다수의 버스; 제어 수단의 제어에 따라 상기 다수의 버스를 상호 연결하기 위한 버스 연결 수단; 상기 각 버스의 사용권을 중재하여 각 버스들이 상호 독립적으로 동작하도록 하기 위한 버스 중재 수단; 상기 각 버스를 통해 전달되는 데이터를 처리하기 위한 데이터 처리 수단; 및 상기 버스 연결 수단이 상기 다수의 버스를 상호 연결하도록 제어하기 위한 상기 제어 수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 시스템온칩 프로세서 등에 이용됨.-
公开(公告)号：KR1020040056553A
公开(公告)日：2004-07-01
申请号：KR1020020083054
申请日：2002-12-24
Applicant: 한국전자통신연구원
IPC: H04L12/26
Abstract: PURPOSE: An apparatus and a method for verifying the VCI(Virtual Component Interface) matching of an IP(Intellectual Property) is provided to transmit a transaction command to a VC(Virtual Component) and to compare a received signal with an expected signal through a VCI interface signal table in order to check whether the VC is matched to a VCI. CONSTITUTION: An apparatus for verifying the VCI matching of an IP comprises a signal converter(12), a master VC(10), a slave VC(11), a signal extractor(14), and a signal comparator(13). The signal converter(12) receives a transaction command and creates a request signal table and an expected VCI signal table. The master VC(10) drives the request signal table, inputted from the signal converter(12), to the slave VC(11). The slave VC(11) interfaces a signal inputted from the master VC(10) to an on chip bus or sends a reaction signal inputted from the on chip bus to the master VC(10). The signal extractor(14) extracts a signal inputted from the master VC(10) and creates a reaction signal table. The signal comparator(13) compares whether an expected VCI signal table inputted from the signal converter(12) is identical to a reaction signal table inputted from the signal extractor(14).
Abstract translation: 目的：提供用于验证IP（知识产权）的VCI（虚拟组件接口）匹配的装置和方法，以将事务命令发送到VC（虚拟组件），并通过以下方式将接收的信号与预期信号进行比较 VCI接口信号表，以检查VC是否与VCI匹配。 构成：用于验证IP的VCI匹配的装置包括信号转换器（12），主VC（10），从属VC（11），信号提取器（14）和信号比较器（13）。 信号转换器（12）接收事务命令并创建请求信号表和预期的VCI信号表。 主VC（10）将从信号转换器（12）输入的请求信号表驱动到从VC（11）。 从机VC（11）将从主VC（10）输入的信号接入片上总线，或者将从片上总线输入的反应信号发送到主VC（10）。 信号提取器（14）提取从主VC（10）输入的信号并产生一个反应信号表。 信号比较器（13）比较从信号转换器（12）输入的预期VCI信号表是否与从信号提取器（14）输入的反应信号表相同。
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公开(公告)号：KR100395160B1
公开(公告)日：2003-08-19
申请号：KR1020010072483
申请日：2001-11-20
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: PURPOSE: A 2-level logic synthesis method is provided to generate a 2-level AND/XOR circuit having the smallest area and the shortest retardation time from an expression equation of a given logical circuit. CONSTITUTION: A given logical function is expressed by a map of a true/false table(S81). The largest cube is selected from the cubes still not tried by inputting the map(S82). After calculating the gain of the selected cube, if the gain is more than zero, the cube is accepted(S85). If not, the selected cube is canceled(S84) and a new cube is selected. If the selected cube is accepted, a new logical function is obtained(S86). If the on-set number of the new logical function is zero, the process is terminated, and if not, the processes from S20 to S70 are repeated(S87).
Abstract translation: 目的：提供2级逻辑合成方法，根据给定逻辑电路的表达式生成具有最小面积和最短延迟时间的2级AND / XOR电路。 构成：给定的逻辑函数由真/假表格的图表表示（S81）。 从尚未通过输入映射尝试的立方体中选择最大立方体（S82）。 在计算所选立方体的增益之后，如果增益大于零，则立方体被接受（S85）。 如果不是，则取消所选立方体（S84）并选择新立方体。 如果所选立方体被接受，则获得新的逻辑功能（S86）。 如果新逻辑功能的开始号码为零，则处理终止，否则，重复S20至S70的处理（S87）。
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公开(公告)号：KR1020030042070A
公开(公告)日：2003-05-28
申请号：KR1020010072483
申请日：2001-11-20
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: PURPOSE: A 2-level logic synthesis method is provided to generate a 2-level AND/XOR circuit having the smallest area and the shortest retardation time from an expression equation of a given logical circuit. CONSTITUTION: A given logical function is expressed by a map of a true/false table(S81). The largest cube is selected from the cubes still not tried by inputting the map(S82). After calculating the gain of the selected cube, if the gain is more than zero, the cube is accepted(S85). If not, the selected cube is canceled(S84) and a new cube is selected. If the selected cube is accepted, a new logical function is obtained(S86). If the on-set number of the new logical function is zero, the process is terminated, and if not, the processes from S20 to S70 are repeated(S87).
Abstract translation: 目的：提供2级逻辑合成方法，以从给定逻辑电路的表达式生成具有最小面积和最短延迟时间的2电平AND / XOR电路。 构成：给定的逻辑函数由真/假表的映射表示（S81）。 从立方体中选择最大的立方体仍然没有通过输入地图尝试（S82）。 在计算所选立方体的增益后，如果增益大于零，则立方体被接受（S85）。 如果没有，则取消选定的多维数据集（S84），并选择新的多维数据集。 如果所选立方体被接受，则获得新的逻辑函数（S86）。 如果新的逻辑功能的设定数为零，则处理结束，否则，重复从S20到S70的处理（S87）。
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